Lines Matching refs:xm
232 // The Arm ARM names the register Xm but encodes it in the Xd bitfield.
233 void Assembler::braa(const Register& xn, const Register& xm) {
235 VIXL_ASSERT(xn.Is64Bits() && xm.Is64Bits());
236 Emit(BRAA | Rn(xn) | RdSP(xm));
239 void Assembler::brab(const Register& xn, const Register& xm) {
241 VIXL_ASSERT(xn.Is64Bits() && xm.Is64Bits());
242 Emit(BRAB | Rn(xn) | RdSP(xm));
245 void Assembler::blraa(const Register& xn, const Register& xm) {
247 VIXL_ASSERT(xn.Is64Bits() && xm.Is64Bits());
248 Emit(BLRAA | Rn(xn) | RdSP(xm));
251 void Assembler::blrab(const Register& xn, const Register& xm) {
253 VIXL_ASSERT(xn.Is64Bits() && xm.Is64Bits());
254 Emit(BLRAB | Rn(xn) | RdSP(xm));
834 const Register& xm) {
836 VIXL_ASSERT(wd.Is32Bits() && wn.Is32Bits() && xm.Is64Bits());
837 Emit(SF(xm) | Rm(xm) | CRC32X | Rn(wn) | Rd(wd));
870 const Register& xm) {
872 VIXL_ASSERT(wd.Is32Bits() && wn.Is32Bits() && xm.Is64Bits());
873 Emit(SF(xm) | Rm(xm) | CRC32CX | Rn(wn) | Rd(wd));
969 const Register& xm) {
970 VIXL_ASSERT(xd.Is64Bits() && xn.Is64Bits() && xm.Is64Bits());
971 DataProcessing3Source(xd, xn, xm, xzr, SMULH_x);
977 const Register& xm) {
978 VIXL_ASSERT(xd.Is64Bits() && xn.Is64Bits() && xm.Is64Bits());
979 DataProcessing3Source(xd, xn, xm, xzr, UMULH_x);
1058 const Register& xm) {
1060 VIXL_ASSERT(xd.Is64Bits() && xn.Is64Bits() && xm.Is64Bits());
1061 Emit(SF(xd) | PACGA | Rd(xd) | Rn(xn) | RmSP(xm));
