Home | History | Annotate | Download | only in Alpha

Lines Matching refs:VA

259     CCValAssign &VA = ArgLocs[i];
264 switch (VA.getLocInfo()) {
268 Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
271 Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
274 Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
280 if (VA.isRegLoc()) {
281 RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
283 assert(VA.isMemLoc());
290 DAG.getIntPtrConstant(VA.getLocMemOffset()));
363 CCValAssign &VA = RVLocs[i];
365 Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
366 VA.getLocVT(), InFlag).getValue(1);
373 if (VA.getLocInfo() == CCValAssign::SExt)
374 RetValue = DAG.getNode(ISD::AssertSext, dl, VA.getLocVT(), RetValue,
375 DAG.getValueType(VA.getValVT()));
376 else if (VA.getLocInfo() == CCValAssign::ZExt)
377 RetValue = DAG.getNode(ISD::AssertZext, dl, VA.getLocVT(), RetValue,
378 DAG.getValueType(VA.getValVT()));
380 if (VA.getLocInfo() != CCValAssign::Full)
381 RetValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), RetValue);