Lines Matching full:i64
117 define <2 x i64> @vmlsls32(<2 x i64>* %A, <2 x i32>* %B, <2 x i32>* %C) nounwind {
120 %tmp1 = load <2 x i64>* %A
123 %tmp4 = sext <2 x i32> %tmp2 to <2 x i64>
124 %tmp5 = sext <2 x i32> %tmp3 to <2 x i64>
125 %tmp6 = mul <2 x i64> %tmp4, %tmp5
126 %tmp7 = sub <2 x i64> %tmp1, %tmp6
127 ret <2 x i64> %tmp7
156 define <2 x i64> @vmlslu32(<2 x i64>* %A, <2 x i32>* %B, <2 x i32>* %C) nounwind {
159 %tmp1 = load <2 x i64>* %A
162 %tmp4 = zext <2 x i32> %tmp2 to <2 x i64>
163 %tmp5 = zext <2 x i32> %tmp3 to <2 x i64>
164 %tmp6 = mul <2 x i64> %tmp4, %tmp5
165 %tmp7 = sub <2 x i64> %tmp1, %tmp6
166 ret <2 x i64> %tmp7
181 define arm_aapcs_vfpcc <2 x i64> @test_vmlsl_lanes32(<2 x i64> %arg0_int64x2_t, <2 x i32> %arg1_int32x2_t, <2 x i32> %arg2_int32x2_t) nounwind readnone {
186 %1 = sext <2 x i32> %arg1_int32x2_t to <2 x i64>
187 %2 = sext <2 x i32> %0 to <2 x i64>
188 %3 = mul <2 x i64> %1, %2
189 %4 = sub <2 x i64> %arg0_int64x2_t, %3
190 ret <2 x i64> %4
205 define arm_aapcs_vfpcc <2 x i64> @test_vmlsl_laneu32(<2 x i64> %arg0_uint64x2_t, <2 x i32> %arg1_uint32x2_t, <2 x i32> %arg2_uint32x2_t) nounwind readnone {
210 %1 = zext <2 x i32> %arg1_uint32x2_t to <2 x i64>
211 %2 = zext <2 x i32> %0 to <2 x i64>
212 %3 = mul <2 x i64> %1, %2
213 %4 = sub <2 x i64> %arg0_uint64x2_t, %3
214 ret <2 x i64> %4
