Lines Matching full:opc
51 unsigned Opc = MI->getOpcode();
53 if ((Opc == Mips::LW) || (Opc == Mips::LW_P8) || (Opc == Mips::LD) ||
54 (Opc == Mips::LD_P8) || (Opc == Mips::LWC1) || (Opc == Mips::LWC1_P8) ||
55 (Opc == Mips::LDC1) || (Opc == Mips::LDC164) ||
56 (Opc == Mips::LDC164_P8)) {
76 unsigned Opc = MI->getOpcode();
78 if ((Opc == Mips::SW) || (Opc == Mips::SW_P8) || (Opc == Mips::SD) ||
79 (Opc == Mips::SD_P8) || (Opc == Mips::SWC1) || (Opc == Mips::SWC1_P8) ||
80 (Opc == Mips::SDC1) || (Opc == Mips::SDC164) ||
81 (Opc == Mips::SDC164_P8)) {
106 unsigned Opc = 0, ZeroReg = 0;
110 Opc = Mips::ADDu, ZeroReg = Mips::ZERO;
112 Opc = Mips::CFC1;
114 Opc = Mips::MFC1;
116 Opc = Mips::MFHI, SrcReg = 0;
118 Opc = Mips::MFLO, SrcReg = 0;
122 Opc = Mips::CTC1;
124 Opc = Mips::MTC1;
126 Opc = Mips::MTHI, DestReg = 0;
128 Opc = Mips::MTLO, DestReg = 0;
131 Opc = Mips::FMOV_S;
133 Opc = Mips::FMOV_D32;
135 Opc = Mips::FMOV_D64;
137 Opc = Mips::MOVCCRToCCR;
140 Opc = Mips::DADDu, ZeroReg = Mips::ZERO_64;
142 Opc = Mips::MFHI64, SrcReg = 0;
144 Opc = Mips::MFLO64, SrcReg = 0;
146 Opc = Mips::DMFC1;
150 Opc = Mips::MTHI64, DestReg = 0;
152 Opc = Mips::MTLO64, DestReg = 0;
154 Opc = Mips::DMTC1;
157 assert(Opc && "Cannot copy registers");
159 MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc));
190 unsigned Opc = 0;
193 Opc = IsN64 ? Mips::SW_P8 : Mips::SW;
195 Opc = IsN64 ? Mips::SD_P8 : Mips::SD;
197 Opc = IsN64 ? Mips::SWC1_P8 : Mips::SWC1;
199 Opc = Mips::SDC1;
201 Opc = IsN64 ? Mips::SDC164_P8 : Mips::SDC164;
203 assert(Opc && "Register class not handled!");
204 BuildMI(MBB, I, DL, get(Opc)).addReg(SrcReg, getKillRegState(isKill))
217 unsigned Opc = 0;
220 Opc = IsN64 ? Mips::LW_P8 : Mips::LW;
222 Opc = IsN64 ? Mips::LD_P8 : Mips::LD;
224 Opc = IsN64 ? Mips::LWC1_P8 : Mips::LWC1;
226 Opc = Mips::LDC1;
228 Opc = IsN64 ? Mips::LDC164_P8 : Mips::LDC164;
230 assert(Opc && "Register class not handled!");
231 BuildMI(MBB, I, DL, get(Opc), DestReg).addFrameIndex(FI).addImm(0)
248 static unsigned GetAnalyzableBrOpc(unsigned Opc) {
249 return (Opc == Mips::BEQ || Opc == Mips::BNE || Opc == Mips::BGTZ ||
250 Opc == Mips::BGEZ || Opc == Mips::BLTZ || Opc == Mips::BLEZ ||
251 Opc == Mips::BEQ64 || Opc == Mips::BNE64 || Opc == Mips::BGTZ64 ||
252 Opc == Mips::BGEZ64 || Opc == Mips::BLTZ64 || Opc == Mips::BLEZ64 ||
253 Opc == Mips::BC1T || Opc == Mips::BC1F || Opc == Mips::B ||
254 Opc == Mips::J) ?
255 Opc : 0;
260 unsigned Mips::GetOppositeBranchOpc(unsigned Opc)
262 switch (Opc) {
281 static void AnalyzeCondBr(const MachineInstr* Inst, unsigned Opc,
284 assert(GetAnalyzableBrOpc(Opc) && "Not an analyzable branch");
290 Cond.push_back(MachineOperand::CreateImm(Opc));
380 unsigned Opc = Cond[0].getImm();
381 const MCInstrDesc &MCID = get(Opc);
400 // Floating point branches: 1 (opc)
401 // Int BranchZero: 2 (opc, reg)
402 // Int Branch: 3 (opc, reg0, reg1)
