Lines Matching full:i16
2 target datalayout = "e-p:32:32:32-i1:8:32-i8:8:32-i16:16:32-i32:32:32-i64:32:32-f32:32:32-f64:32:32-v64:64:64-v128:128:128-a0:0:32"
14 define i32 @vget_lanes16(<4 x i16>* %A) nounwind {
17 %tmp1 = load <4 x i16>* %A
18 %tmp2 = extractelement <4 x i16> %tmp1, i32 1
19 %tmp3 = sext i16 %tmp2 to i32
32 define i32 @vget_laneu16(<4 x i16>* %A) nounwind {
35 %tmp1 = load <4 x i16>* %A
36 %tmp2 = extractelement <4 x i16> %tmp1, i32 1
37 %tmp3 = zext i16 %tmp2 to i32
60 define i32 @vgetQ_lanes16(<8 x i16>* %A) nounwind {
63 %tmp1 = load <8 x i16>* %A
64 %tmp2 = extractelement <8 x i16> %tmp1, i32 1
65 %tmp3 = sext i16 %tmp2 to i32
78 define i32 @vgetQ_laneu16(<8 x i16>* %A) nounwind {
81 %tmp1 = load <8 x i16>* %A
82 %tmp2 = extractelement <8 x i16> %tmp1, i32 1
83 %tmp3 = zext i16 %tmp2 to i32
100 %arg0_uint16x4_t = alloca <4 x i16> ; <<4 x i16>*> [#uses=1]
101 %out_uint16_t = alloca i16 ; <i16*> [#uses=1]
103 %0 = load <4 x i16>* %arg0_uint16x4_t, align 8 ; <<4 x i16>> [#uses=1]
104 %1 = extractelement <4 x i16> %0, i32 1 ; <i16> [#uses=1]
105 %2 = add i16 %1, %1
106 store i16 %2, i16* %out_uint16_t, align 2
132 %arg0_uint16x8_t = alloca <8 x i16> ; <<8 x i16>*> [#uses=1]
133 %out_uint16_t = alloca i16 ; <i16*> [#uses=1]
135 %0 = load <8 x i16>* %arg0_uint16x8_t, align 16 ; <<8 x i16>> [#uses=1]
136 %1 = extractelement <8 x i16> %0, i32 1 ; <i16> [#uses=1]
137 %2 = add i16 %1, %1
138 store i16 %2, i16* %out_uint16_t, align 2
169 define <4 x i16> @vset_lane16(<4 x i16>* %A, i16 %B) nounwind {
172 %tmp1 = load <4 x i16>* %A
173 %tmp2 = insertelement <4 x i16> %tmp1, i16 %B, i32 1
174 ret <4 x i16> %tmp2
193 define <8 x i16> @vsetQ_lane16(<8 x i16>* %A, i16 %B) nounwind {
196 %tmp1 = load <8 x i16>* %A
197 %tmp2 = insertelement <8 x i16> %tmp1, i16 %B, i32 1
198 ret <8 x i16> %tmp2
