Lines Matching refs:InsIdx
1396 unsigned InsIdx = 0;
1399 for (unsigned i = 0, e = theArgs.size(); i != e; ++i, ++idx, ++InsIdx) {
1425 ++InsIdx;
1428 --InsIdx;
1435 InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
1436 ++InsIdx;
1439 --InsIdx;
1442 InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
1479 if (Ins[InsIdx].VT.getSizeInBits() > partVT.getSizeInBits()) {
1480 ISD::LoadExtType ExtOp = Ins[InsIdx].Flags.isSExt() ?
1482 p = DAG.getExtLoad(ExtOp, dl, Ins[InsIdx].VT, Root, srcAddr,
1493 ++InsIdx;
1496 --InsIdx;
1523 if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits())
1524 P = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, P);
1527 ++InsIdx;
1548 if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits()) {
1549 Elt0 = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt0);
1550 Elt1 = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt1);
1556 InsIdx += 2;
1592 if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits())
1593 Elt = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt);
1598 InsIdx += VecSize;
1602 --InsIdx;
1612 if (ObjectVT.getSizeInBits() < Ins[InsIdx].VT.getSizeInBits()) {
1613 ISD::LoadExtType ExtOp = Ins[InsIdx].Flags.isSExt() ?
1615 p = DAG.getExtLoad(ExtOp, dl, Ins[InsIdx].VT, Root, Arg,
1619 p = DAG.getLoad(Ins[InsIdx].VT, dl, Root, Arg,
1637 assert(ObjectVT == Ins[InsIdx].VT &&
