Lines Matching refs:q6
61 vmovl.u8 q6, d30
287 vsubl.u8 Q6, d14, d8 @ U to 16 bit - 128 = Q6 // U(n, n+1, n+2,n+3)
378 vsubl.u8 Q6, d12, d8 @ U to 16 bit - 128 = Q6 // U(n, n+1, n+2,n+3)
472 vsubl.u8 Q6, d14, d8 @ U to 16 bit - 128 = Q6 // U(n, n+1, n+2,n+3)
741 vmovl.u8 q6, d3
742 vsub.i16 q6, q7, q6 // q6 = 1 - src.a
759 vmla.i16 q12, q8, q6
760 vmla.i16 q13, q9, q6
761 vmla.i16 q14, q10, q6
762 vmla.i16 q15, q11, q6
829 vmovl.u8 q6, d3
830 vsub.i16 q6, q7, q6 // q6 = 1 - dst.a
834 vmla.i16 q8, q12, q6
835 vmla.i16 q9, q13, q6
836 vmla.i16 q10, q14, q6
837 vmla.i16 q11, q15, q6
1047 vsub.i16 q6, q7, q11 // q6 = 1 - dst.a
1048 vmul.i16 q12, q12, q6
1049 vmul.i16 q13, q13, q6
1050 vmul.i16 q14, q14, q6
1051 vmul.i16 q15, q15, q6
1122 vsub.i16 q6, q7, q15 // q6 = 1 - src.a
1123 vmul.i16 q12, q8, q6
1124 vmul.i16 q13, q9, q6
1125 vmul.i16 q14, q10, q6
1126 vmul.i16 q15, q11, q6
1198 vsub.i16 q6, q7, q15 // q6 = 1 - src.a
1199 vmul.i16 q8, q8, q6
1200 vmul.i16 q9, q9, q6
1201 vmul.i16 q10, q10, q6
1277 vsub.i16 q6, q7, q11 // q6 = 1 - dst.a
1278 vmul.i16 q12, q12, q6
1279 vmul.i16 q13, q13, q6
1280 vmul.i16 q14, q14, q6
1622 d12 / q6 =
1719 vmull.u16 q6, d16, d0[0]
1720 vmlal.u16 q6, d17, d1[0]
1721 vshrn.u32 d16, q6, #7
1722 vmull.u16 q6, d18, d0[0]
1723 vmlal.u16 q6, d19, d1[0]
1724 vshrn.u32 d18, q6, #7
1725 vmull.u16 q6, d20, d0[0]
1726 vmlal.u16 q6, d21, d1[0]
1727 vshrn.u32 d20, q6, #7
1728 vmull.u16 q6, d22, d0[0]
1729 vmlal.u16 q6, d23, d1[0]
1730 vshrn.u32 d22, q6, #7
1732 vmull.u16 q6, d16, d0[1]
1733 vmlal.u16 q6, d18, d1[1]
1734 vshrn.u32 d16, q6, #15
1735 vmull.u16 q6, d20, d0[1]
1736 vmlal.u16 q6, d22, d1[1]
1737 vshrn.u32 d18, q6, #15
1739 vmull.u16 q6, d16, d0[2]
1740 vmlal.u16 q6, d18, d1[2]
1741 vshrn.u32 d14, q6, #15
1756 vmull.u16 q6, d16, d2[0]
1757 vmlal.u16 q6, d17, d3[0]
1758 vshrn.u32 d16, q6, #7
1759 vmull.u16 q6, d18, d2[0]
1760 vmlal.u16 q6, d19, d3[0]
1761 vshrn.u32 d18, q6, #7
1762 vmull.u16 q6, d20, d2[0]
1763 vmlal.u16 q6, d21, d3[0]
1764 vshrn.u32 d20, q6, #7
1765 vmull.u16 q6, d22, d2[0]
1766 vmlal.u16 q6, d23, d3[0]
1767 vshrn.u32 d22, q6, #7
1769 vmull.u16 q6, d16, d2[1]
1770 vmlal.u16 q6, d18, d3[1]
1771 vshrn.u32 d16, q6, #15
1772 vmull.u16 q6, d20, d2[1]
1773 vmlal.u16 q6, d22, d3[1]
1774 vshrn.u32 d18, q6, #15
1776 vmull.u16 q6, d16, d2[2]
1777 vmlal.u16 q6, d18, d3[2]
1778 vshrn.u32 d15, q6, #15
