Home | History | Annotate | Download | only in arm

Lines Matching refs:vld1

114     vld1.8      {d0},[r4]                   @coeff = vld1_s8(pi1_coeff)
161 vld1.u32 {q0},[r12],r11 @vector load pu1_src
163 vld1.u32 {q1},[r12],r11 @vector load pu1_src
165 vld1.u32 {q2},[r12],r11 @vector load pu1_src
167 vld1.u32 {q3},[r12],r9 @vector load pu1_src
171 vld1.u32 {q4},[r4],r11 @vector load pu1_src
173 vld1.u32 {q5},[r4],r11 @vector load pu1_src
175 vld1.u32 {q6},[r4],r11 @vector load pu1_src
177 vld1.u32 {q7},[r4],r9 @vector load pu1_src
218 vld1.u32 {q0},[r12],r11 @vector load pu1_src
222 vld1.u32 {q1},[r12],r11 @vector load pu1_src
228 vld1.u32 {q2},[r12],r11 @vector load pu1_src
232 vld1.u32 {q3},[r12],r9 @vector load pu1_src
241 vld1.u32 {q4},[r4],r11 @vector load pu1_src
245 vld1.u32 {q5},[r4],r11 @vector load pu1_src
248 vld1.u32 {q6},[r4],r11 @vector load pu1_src
251 vld1.u32 {q7},[r4],r9 @vector load pu1_src
308 vld1.u32 {q0},[r12],r11 @vector load pu1_src
310 vld1.u32 {q1},[r12],r11 @vector load pu1_src
312 vld1.u32 {q2},[r12],r11 @vector load pu1_src
314 vld1.u32 {q3},[r12],r9 @vector load pu1_src
318 vld1.u32 {q4},[r4],r11 @vector load pu1_src
320 vld1.u32 {q5},[r4],r11 @vector load pu1_src
325 vld1.u32 {q6},[r4],r11 @vector load pu1_src
327 vld1.u32 {q7},[r4],r9 @vector load pu1_src
394 @vld1.u32 {d0,d1},[r12],r11 @vector load pu1_src
395 vld1.u32 {d0},[r12],r11 @vector load pu1_src
396 vld1.u32 {d1},[r12],r11 @vector load pu1_src
397 vld1.u32 {d2},[r12],r11 @vector load pu1_src
398 vld1.u32 {d3},[r12],r11 @vector load pu1_src
408 vld1.u32 {d4},[r4],r11 @vector load pu1_src
409 vld1.u32 {d5},[r4],r11 @vector load pu1_src
410 vld1.u32 {d6},[r4],r11 @vector load pu1_src
411 vld1.u32 {d7},[r4],r11 @vector load pu1_src
412 @vld1.u32 {d12,d13},[r4],r11 @vector load pu1_src + src_strd
451 vld1.u32 {d0},[r12],r11 @(1)vector load pu1_src
452 vld1.u32 {d1},[r12],r11 @(1)vector load pu1_src
453 vld1.u32 {d2},[r12],r11 @(1)vector load pu1_src
454 @vld1.u32 {d3},[r12],r2 @(1)vector load pu1_src
455 vld1.u32 {d3},[r12],r8 @(1)vector load pu1_src
459 vld1.u32 {d4},[r12],r11 @(2)vector load pu1_src
460 vld1.u32 {d5},[r12],r11 @(2)vector load pu1_src
461 vld1.u32 {d6},[r12],r11 @(2)vector load pu1_src
462 @vld1.u32 {d7},[r12],r2 @(2)vector load pu1_src
463 vld1.u32 {d7},[r12],r8 @(2)vector load pu1_src
467 vld1.u32 {d14},[r12],r11 @(3)vector load pu1_src
470 vld1.u32 {d15},[r12],r11 @(3)vector load pu1_src
473 vld1.u32 {d16},[r12],r11 @(3)vector load pu1_src
476 @vld1.u32 {d17},[r12],r2 @(3)vector load pu1_src
477 vld1.u32 {d17},[r12],r8 @(3)vector load pu1_src
483 vld1.u32 {d18},[r12],r11 @(4)vector load pu1_src
486 vld1.u32 {d19},[r12],r11 @(4)vector load pu1_src
489 vld1.u32 {d20},[r12],r11 @(4)vector load pu1_src
492 vld1.u32 {d21},[r12],r2 @(4)vector load pu1_src
503 vld1.u32 {d0},[r12],r11 @(1_1)vector load pu1_src
506 vld1.u32 {d1},[r12],r11 @(1_1)vector load pu1_src
509 vld1.u32 {d2},[r12],r11 @(1_1)vector load pu1_src
512 @vld1.u32 {d3},[r12],r2 @(1_1)vector load pu1_src
513 vld1.u32 {d3},[r12],r8 @(1_1)vector load pu1_src
521 vld1.u32 {d4},[r12],r11 @(2_1)vector load pu1_src
524 vld1.u32 {d5},[r12],r11 @(2_1)vector load pu1_src
527 vld1.u32 {d6},[r12],r11 @(2_1)vector load pu1_src
530 @vld1.u32 {d7},[r12],r2 @(2_1)vector load pu1_src
531 vld1.u32 {d7},[r12],r8 @(2_1)vector load pu1_src
539 vld1.u32 {d14},[r12],r11 @(3_1)vector load pu1_src
542 vld1.u32 {d15},[r12],r11 @(3_1)vector load pu1_src
545 vld1.u32 {d16},[r12],r11 @(3_1)vector load pu1_src
548 @vld1.u32 {d17},[r12],r2 @(3_1)vector load pu1_src
549 vld1.u32 {d17},[r12],r8 @(3_1)vector load pu1_src
560 vld1.u32 {d18},[r12],r11 @(4_1)vector load pu1_src
562 vld1.u32 {d19},[r12],r11 @(4_1)vector load pu1_src
565 vld1.u32 {d20},[r12],r11 @(4_1)vector load pu1_src
568 vld1.u32 {d21},[r12],r2 @(4_1)vector load pu1_src
627 @vld1.u32 {d0,d1},[r12] @vector load pu1_src
629 vld1.u32 {d0},[r12],r11 @vector load pu1_src
630 vld1.u32 {d1},[r12],r11 @vector load pu1_src
631 vld1.u32 {d2},[r12],r11 @vector load pu1_src
632 vld1.u32 {d3},[r12] @vector load pu1_src
635 vld1.u32 {d4},[r4],r11 @vector load pu1_src
636 vld1.u32 {d5},[r4],r11 @vector load pu1_src
637 vld1.u32 {d6},[r4],r11 @vector load pu1_src
638 vld1.u32 {d7},[r4] @vector load pu1_src
641 @vld1.u32 {d12,d13},[r4] @vector load pu1_src + src_strd