Lines Matching full:arm
17 #include "ARM.h"
34 #define DEBUG_TYPE "arm-pseudo"
37 VerifyARMPseudo("verify-arm-pseudo-expand", cl::Hidden,
38 cl::desc("Verify machine code after expanding ARM pseudos"));
54 return "ARM pseudo instruction expansion pass";
135 { ARM::VLD1LNq16Pseudo, ARM::VLD1LNd16, true, false, false, EvenDblSpc, 1, 4 ,true},
136 { ARM::VLD1LNq16Pseudo_UPD, ARM::VLD1LNd16_UPD, true, true, true, EvenDblSpc, 1, 4 ,true},
137 { ARM::VLD1LNq32Pseudo, ARM::VLD1LNd32, true, false, false, EvenDblSpc, 1, 2 ,true},
138 { ARM::VLD1LNq32Pseudo_UPD, ARM::VLD1LNd32_UPD, true, true, true, EvenDblSpc, 1, 2 ,true},
139 { ARM::VLD1LNq8Pseudo, ARM::VLD1LNd8, true, false, false, EvenDblSpc, 1, 8 ,true},
140 { ARM::VLD1LNq8Pseudo_UPD, ARM::VLD1LNd8_UPD, true, true, true, EvenDblSpc, 1, 8 ,true},
142 { ARM::VLD1d64QPseudo, ARM::VLD1d64Q, true, false, false, SingleSpc, 4, 1 ,false},
143 { ARM::VLD1d64QPseudoWB_fixed, ARM::VLD1d64Qwb_fixed, true, true, false, SingleSpc, 4, 1 ,false},
144 { ARM::VLD1d64TPseudo, ARM::VLD1d64T, true, false, false, SingleSpc, 3, 1 ,false},
145 { ARM::VLD1d64TPseudoWB_fixed, ARM::VLD1d64Twb_fixed, true, true, false, SingleSpc, 3, 1 ,false},
147 { ARM::VLD2LNd16Pseudo, ARM::VLD2LNd16, true, false, false, SingleSpc, 2, 4 ,true},
148 { ARM::VLD2LNd16Pseudo_UPD, ARM::VLD2LNd16_UPD, true, true, true, SingleSpc, 2, 4 ,true},
149 { ARM::VLD2LNd32Pseudo, ARM::VLD2LNd32, true, false, false, SingleSpc, 2, 2 ,true},
150 { ARM::VLD2LNd32Pseudo_UPD, ARM::VLD2LNd32_UPD, true, true, true, SingleSpc, 2, 2 ,true},
151 { ARM::VLD2LNd8Pseudo, ARM::VLD2LNd8, true, false, false, SingleSpc, 2, 8 ,true},
152 { ARM::VLD2LNd8Pseudo_UPD, ARM::VLD2LNd8_UPD, true, true, true, SingleSpc, 2, 8 ,true},
153 { ARM::VLD2LNq16Pseudo, ARM::VLD2LNq16, true, false, false, EvenDblSpc, 2, 4 ,true},
154 { ARM::VLD2LNq16Pseudo_UPD, ARM::VLD2LNq16_UPD, true, true, true, EvenDblSpc, 2, 4 ,true},
155 { ARM::VLD2LNq32Pseudo, ARM::VLD2LNq32, true, false, false, EvenDblSpc, 2, 2 ,true},
156 { ARM::VLD2LNq32Pseudo_UPD, ARM::VLD2LNq32_UPD, true, true, true, EvenDblSpc, 2, 2 ,true},
158 { ARM::VLD2q16Pseudo, ARM::VLD2q16, true, false, false, SingleSpc, 4, 4 ,false},
159 { ARM::VLD2q16PseudoWB_fixed, ARM::VLD2q16wb_fixed, true, true, false, SingleSpc, 4, 4 ,false},
160 { ARM::VLD2q16PseudoWB_register, ARM::VLD2q16wb_register, true, true, true, SingleSpc, 4, 4 ,false},
161 { ARM::VLD2q32Pseudo, ARM::VLD2q32, true, false, false, SingleSpc, 4, 2 ,false},
162 { ARM::VLD2q32PseudoWB_fixed, ARM::VLD2q32wb_fixed, true, true, false, SingleSpc, 4, 2 ,false},
163 { ARM::VLD2q32PseudoWB_register, ARM::VLD2q32wb_register, true, true, true, SingleSpc, 4, 2 ,false},
164 { ARM::VLD2q8Pseudo, ARM::VLD2q8, true, false, false, SingleSpc, 4, 8 ,false},
165 { ARM::VLD2q8PseudoWB_fixed, ARM::VLD2q8wb_fixed, true, true, false, SingleSpc, 4, 8 ,false},
166 { ARM::VLD2q8PseudoWB_register, ARM::VLD2q8wb_register, true, true, true, SingleSpc, 4, 8 ,false},
168 { ARM::VLD3DUPd16Pseudo, ARM::VLD3DUPd16, true, false, false, SingleSpc, 3, 4,true},
169 { ARM::VLD3DUPd16Pseudo_UPD, ARM::VLD3DUPd16_UPD, true, true, true, SingleSpc, 3, 4,true},
170 { ARM::VLD3DUPd32Pseudo, ARM::VLD3DUPd32, true, false, false, SingleSpc, 3, 2,true},
171 { ARM::VLD3DUPd32Pseudo_UPD, ARM::VLD3DUPd32_UPD, true, true, true, SingleSpc, 3, 2,true},
172 { ARM::VLD3DUPd8Pseudo, ARM::VLD3DUPd8, true, false, false, SingleSpc, 3, 8,true},
173 { ARM::VLD3DUPd8Pseudo_UPD, ARM::VLD3DUPd8_UPD, true, true, true, SingleSpc, 3, 8,true},
175 { ARM::VLD3LNd16Pseudo, ARM::VLD3LNd16, true, false, false, SingleSpc, 3, 4 ,true},
176 { ARM::VLD3LNd16Pseudo_UPD, ARM::VLD3LNd16_UPD, true, true, true, SingleSpc, 3, 4 ,true},
177 { ARM::VLD3LNd32Pseudo, ARM::VLD3LNd32, true, false, false, SingleSpc, 3, 2 ,true},
178 { ARM::VLD3LNd32Pseudo_UPD, ARM::VLD3LNd32_UPD, true, true, true, SingleSpc, 3, 2 ,true},
179 { ARM::VLD3LNd8Pseudo, ARM::VLD3LNd8, true, false, false, SingleSpc, 3, 8 ,true},
180 { ARM::VLD3LNd8Pseudo_UPD, ARM::VLD3LNd8_UPD, true, true, true, SingleSpc, 3, 8 ,true},
181 { ARM::VLD3LNq16Pseudo, ARM::VLD3LNq16, true, false, false, EvenDblSpc, 3, 4 ,true},
182 { ARM::VLD3LNq16Pseudo_UPD, ARM::VLD3LNq16_UPD, true, true, true, EvenDblSpc, 3, 4 ,true},
183 { ARM::VLD3LNq32Pseudo, ARM::VLD3LNq32, true, false, false, EvenDblSpc, 3, 2 ,true},
184 { ARM::VLD3LNq32Pseudo_UPD, ARM::VLD3LNq32_UPD, true, true, true, EvenDblSpc, 3, 2 ,true},
186 { ARM::VLD3d16Pseudo, ARM::VLD3d16, true, false, false, SingleSpc, 3, 4 ,true},
187 { ARM::VLD3d16Pseudo_UPD, ARM::VLD3d16_UPD, true, true, true, SingleSpc, 3, 4 ,true},
188 { ARM::VLD3d32Pseudo, ARM::VLD3d32, true, false, false, SingleSpc, 3, 2 ,true},
189 { ARM::VLD3d32Pseudo_UPD, ARM::VLD3d32_UPD, true, true, true, SingleSpc, 3, 2 ,true},
190 { ARM::VLD3d8Pseudo, ARM::VLD3d8, true, false, false, SingleSpc, 3, 8 ,true},
191 { ARM::VLD3d8Pseudo_UPD, ARM::VLD3d8_UPD, true, true, true, SingleSpc, 3, 8 ,true},
193 { ARM::VLD3q16Pseudo_UPD, ARM::VLD3q16_UPD, true, true, true, EvenDblSpc, 3, 4 ,true},
194 { ARM::VLD3q16oddPseudo, ARM::VLD3q16, true, false, false, OddDblSpc, 3, 4 ,true},
195 { ARM::VLD3q16oddPseudo_UPD, ARM::VLD3q16_UPD, true, true, true, OddDblSpc, 3, 4 ,true},
196 { ARM::VLD3q32Pseudo_UPD, ARM::VLD3q32_UPD, true, true, true, EvenDblSpc, 3, 2 ,true},
197 { ARM::VLD3q32oddPseudo, ARM::VLD3q32, true, false, false, OddDblSpc, 3, 2 ,true},
198 { ARM::VLD3q32oddPseudo_UPD, ARM::VLD3q32_UPD, true, true, true, OddDblSpc, 3, 2 ,true},
199 { ARM::VLD3q8Pseudo_UPD, ARM::VLD3q8_UPD, true, true, true, EvenDblSpc, 3, 8 ,true},
200 { ARM::VLD3q8oddPseudo, ARM::VLD3q8, true, false, false, OddDblSpc, 3, 8 ,true},
201 { ARM::VLD3q8oddPseudo_UPD, ARM::VLD3q8_UPD, true, true, true, OddDblSpc, 3, 8 ,true},
203 { ARM::VLD4DUPd16Pseudo, ARM::VLD4DUPd16, true, false, false, SingleSpc, 4, 4,true},
204 { ARM::VLD4DUPd16Pseudo_UPD, ARM::VLD4DUPd16_UPD, true, true, true, SingleSpc, 4, 4,true},
205 { ARM::VLD4DUPd32Pseudo, ARM::VLD4DUPd32, true, false, false, SingleSpc, 4, 2,true},
206 { ARM::VLD4DUPd32Pseudo_UPD, ARM::VLD4DUPd32_UPD, true, true, true, SingleSpc, 4, 2,true},
207 { ARM::VLD4DUPd8Pseudo, ARM::VLD4DUPd8, true, false, false, SingleSpc, 4, 8,true},
208 { ARM::VLD4DUPd8Pseudo_UPD, ARM::VLD4DUPd8_UPD, true, true, true, SingleSpc, 4, 8,true},
210 { ARM::VLD4LNd16Pseudo, ARM::VLD4LNd16, true, false, false, SingleSpc, 4, 4 ,true},
211 { ARM::VLD4LNd16Pseudo_UPD, ARM::VLD4LNd16_UPD, true, true, true, SingleSpc, 4, 4 ,true},
212 { ARM::VLD4LNd32Pseudo, ARM::VLD4LNd32, true, false, false, SingleSpc, 4, 2 ,true},
213 { ARM::VLD4LNd32Pseudo_UPD, ARM::VLD4LNd32_UPD, true, true, true, SingleSpc, 4, 2 ,true},
214 { ARM::VLD4LNd8Pseudo, ARM::VLD4LNd8, true, false, false, SingleSpc, 4, 8 ,true},
215 { ARM::VLD4LNd8Pseudo_UPD, ARM::VLD4LNd8_UPD, true, true, true, SingleSpc, 4, 8 ,true},
216 { ARM::VLD4LNq16Pseudo, ARM::VLD4LNq16, true, false, false, EvenDblSpc, 4, 4 ,true},
217 { ARM::VLD4LNq16Pseudo_UPD, ARM::VLD4LNq16_UPD, true, true, true, EvenDblSpc, 4, 4 ,true},
218 { ARM::VLD4LNq32Pseudo, ARM::VLD4LNq32, true, false, false, EvenDblSpc, 4, 2 ,true},
219 { ARM::VLD4LNq32Pseudo_UPD, ARM::VLD4LNq32_UPD, true, true, true, EvenDblSpc, 4, 2 ,true},
221 { ARM::VLD4d16Pseudo, ARM::VLD4d16, true, false, false, SingleSpc, 4, 4 ,true},
222 { ARM::VLD4d16Pseudo_UPD, ARM::VLD4d16_UPD, true, true, true, SingleSpc, 4, 4 ,true},
223 { ARM::VLD4d32Pseudo, ARM::VLD4d32, true, false, false, SingleSpc, 4, 2 ,true},
224 { ARM::VLD4d32Pseudo_UPD, ARM::VLD4d32_UPD, true, true, true, SingleSpc, 4, 2 ,true},
225 { ARM::VLD4d8Pseudo, ARM::VLD4d8, true, false, false, SingleSpc, 4, 8 ,true},
226 { ARM::VLD4d8Pseudo_UPD, ARM::VLD4d8_UPD, true, true, true, SingleSpc, 4, 8 ,true},
228 { ARM::VLD4q16Pseudo_UPD, ARM::VLD4q16_UPD, true, true, true, EvenDblSpc, 4, 4 ,true},
229 { ARM::VLD4q16oddPseudo, ARM::VLD4q16, true, false, false, OddDblSpc, 4, 4 ,true},
230 { ARM::VLD4q16oddPseudo_UPD, ARM::VLD4q16_UPD, true, true, true, OddDblSpc, 4, 4 ,true},
231 { ARM::VLD4q32Pseudo_UPD, ARM::VLD4q32_UPD, true, true, true, EvenDblSpc, 4, 2 ,true},
232 { ARM::VLD4q32oddPseudo, ARM::VLD4q32, true, false, false, OddDblSpc, 4, 2 ,true},
233 { ARM::VLD4q32oddPseudo_UPD, ARM::VLD4q32_UPD, true, true, true, OddDblSpc, 4, 2 ,true},
234 { ARM::VLD4q8Pseudo_UPD, ARM::VLD4q8_UPD, true, true, true, EvenDblSpc, 4, 8 ,true},
235 { ARM::VLD4q8oddPseudo, ARM::VLD4q8, true, false, false, OddDblSpc, 4, 8 ,true},
236 { ARM::VLD4q8oddPseudo_UPD, ARM::VLD4q8_UPD, true, true, true, OddDblSpc, 4, 8 ,true},
238 { ARM::VST1LNq16Pseudo, ARM::VST1LNd16, false, false, false, EvenDblSpc, 1, 4 ,true},
239 { ARM::VST1LNq16Pseudo_UPD, ARM::VST1LNd16_UPD, false, true, true, EvenDblSpc, 1, 4 ,true},
240 { ARM::VST1LNq32Pseudo, ARM::VST1LNd32, false, false, false, EvenDblSpc, 1, 2 ,true},
241 { ARM::VST1LNq32Pseudo_UPD, ARM::VST1LNd32_UPD, false, true, true, EvenDblSpc, 1, 2 ,true},
242 { ARM::VST1LNq8Pseudo, ARM::VST1LNd8, false, false, false, EvenDblSpc, 1, 8 ,true},
243 { ARM::VST1LNq8Pseudo_UPD, ARM::VST1LNd8_UPD, false, true, true, EvenDblSpc, 1, 8 ,true},
245 { ARM::VST1d64QPseudo, ARM::VST1d64Q, false, false, false, SingleSpc, 4, 1 ,false},
246 { ARM::VST1d64QPseudoWB_fixed, ARM::VST1d64Qwb_fixed, false, true, false, SingleSpc, 4, 1 ,false},
247 { ARM::VST1d64QPseudoWB_register, ARM::VST1d64Qwb_register, false, true, true, SingleSpc, 4, 1 ,false},
248 { ARM::VST1d64TPseudo, ARM::VST1d64T, false, false, false, SingleSpc, 3, 1 ,false},
249 { ARM::VST1d64TPseudoWB_fixed, ARM::VST1d64Twb_fixed, false, true, false, SingleSpc, 3, 1 ,false},
250 { ARM::VST1d64TPseudoWB_register, ARM::VST1d64Twb_register, false, true, true, SingleSpc, 3, 1 ,false},
252 { ARM::VST2LNd16Pseudo, ARM::VST2LNd16, false, false, false, SingleSpc, 2, 4 ,true},
253 { ARM::VST2LNd16Pseudo_UPD, ARM::VST2LNd16_UPD, false, true, true, SingleSpc, 2, 4 ,true},
254 { ARM::VST2LNd32Pseudo, ARM::VST2LNd32, false, false, false, SingleSpc, 2, 2 ,true},
255 { ARM::VST2LNd32Pseudo_UPD, ARM::VST2LNd32_UPD, false, true, true, SingleSpc, 2, 2 ,true},
256 { ARM::VST2LNd8Pseudo, ARM::VST2LNd8, false, false, false, SingleSpc, 2, 8 ,true},
257 { ARM::VST2LNd8Pseudo_UPD, ARM::VST2LNd8_UPD, false, true, true, SingleSpc, 2, 8 ,true},
258 { ARM::VST2LNq16Pseudo, ARM::VST2LNq16, false, false, false, EvenDblSpc, 2, 4,true},
259 { ARM::VST2LNq16Pseudo_UPD, ARM::VST2LNq16_UPD, false, true, true, EvenDblSpc, 2, 4,true},
260 { ARM::VST2LNq32Pseudo, ARM::VST2LNq32, false, false, false, EvenDblSpc, 2, 2,true},
261 { ARM::VST2LNq32Pseudo_UPD, ARM::VST2LNq32_UPD, false, true, true, EvenDblSpc, 2, 2,true},
263 { ARM::VST2q16Pseudo, ARM::VST2q16, false, false, false, SingleSpc, 4, 4 ,false},
264 { ARM::VST2q16PseudoWB_fixed, ARM::VST2q16wb_fixed, false, true, false, SingleSpc, 4, 4 ,false},
265 { ARM::VST2q16PseudoWB_register, ARM::VST2q16wb_register, false, true, true, SingleSpc, 4, 4 ,false},
266 { ARM::VST2q32Pseudo, ARM::VST2q32, false, false, false, SingleSpc, 4, 2 ,false},
267 { ARM::VST2q32PseudoWB_fixed, ARM::VST2q32wb_fixed, false, true, false, SingleSpc, 4, 2 ,false},
268 { ARM::VST2q32PseudoWB_register, ARM::VST2q32wb_register, false, true, true, SingleSpc, 4, 2 ,false},
269 { ARM::VST2q8Pseudo, ARM::VST2q8, false, false, false, SingleSpc, 4, 8 ,false},
270 { ARM::VST2q8PseudoWB_fixed, ARM::VST2q8wb_fixed, false, true, false, SingleSpc, 4, 8 ,false},
271 { ARM::VST2q8PseudoWB_register, ARM
273 { ARM::VST3LNd16Pseudo, ARM::VST3LNd16, false, false, false, SingleSpc, 3, 4 ,true},
274 { ARM::VST3LNd16Pseudo_UPD, ARM::VST3LNd16_UPD, false, true, true, SingleSpc, 3, 4 ,true},
275 { ARM::VST3LNd32Pseudo, ARM::VST3LNd32, false, false, false, SingleSpc, 3, 2 ,true},
276 { ARM::VST3LNd32Pseudo_UPD, ARM::VST3LNd32_UPD, false, true, true, SingleSpc, 3, 2 ,true},
277 { ARM::VST3LNd8Pseudo, ARM::VST3LNd8, false, false, false, SingleSpc, 3, 8 ,true},
278 { ARM::VST3LNd8Pseudo_UPD, ARM::VST3LNd8_UPD, false, true, true, SingleSpc, 3, 8 ,true},
279 { ARM::VST3LNq16Pseudo, ARM::VST3LNq16, false, false, false, EvenDblSpc, 3, 4,true},
280 { ARM::VST3LNq16Pseudo_UPD, ARM::VST3LNq16_UPD, false, true, true, EvenDblSpc, 3, 4,true},
281 { ARM::VST3LNq32Pseudo, ARM::VST3LNq32, false, false, false, EvenDblSpc, 3, 2,true},
282 { ARM::VST3LNq32Pseudo_UPD, ARM::VST3LNq32_UPD, false, true, true, EvenDblSpc, 3, 2,true},
284 { ARM::VST3d16Pseudo, ARM::VST3d16, false, false, false, SingleSpc, 3, 4 ,true},
285 { ARM::VST3d16Pseudo_UPD, ARM::VST3d16_UPD, false, true, true, SingleSpc, 3, 4 ,true},
286 { ARM::VST3d32Pseudo, ARM::VST3d32, false, false, false, SingleSpc, 3, 2 ,true},
287 { ARM::VST3d32Pseudo_UPD, ARM::VST3d32_UPD, false, true, true, SingleSpc, 3, 2 ,true},
288 { ARM::VST3d8Pseudo, ARM::VST3d8, false, false, false, SingleSpc, 3, 8 ,true},
289 { ARM::VST3d8Pseudo_UPD, ARM::VST3d8_UPD, false, true, true, SingleSpc, 3, 8 ,true},
291 { ARM::VST3q16Pseudo_UPD, ARM::VST3q16_UPD, false, true, true, EvenDblSpc, 3, 4 ,true},
292 { ARM::VST3q16oddPseudo, ARM::VST3q16, false, false, false, OddDblSpc, 3, 4 ,true},
293 { ARM::VST3q16oddPseudo_UPD, ARM::VST3q16_UPD, false, true, true, OddDblSpc, 3, 4 ,true},
294 { ARM::VST3q32Pseudo_UPD, ARM::VST3q32_UPD, false, true, true, EvenDblSpc, 3, 2 ,true},
295 { ARM::VST3q32oddPseudo, ARM::VST3q32, false, false, false, OddDblSpc, 3, 2 ,true},
296 { ARM::VST3q32oddPseudo_UPD, ARM::VST3q32_UPD, false, true, true, OddDblSpc, 3, 2 ,true},
297 { ARM::VST3q8Pseudo_UPD, ARM::VST3q8_UPD, false, true, true, EvenDblSpc, 3, 8 ,true},
298 { ARM::VST3q8oddPseudo, ARM::VST3q8, false, false, false, OddDblSpc, 3, 8 ,true},
299 { ARM::VST3q8oddPseudo_UPD, ARM::VST3q8_UPD, false, true, true, OddDblSpc, 3, 8 ,true},
301 { ARM::VST4LNd16Pseudo, ARM::VST4LNd16, false, false, false, SingleSpc, 4, 4 ,true},
302 { ARM::VST4LNd16Pseudo_UPD, ARM::VST4LNd16_UPD, false, true, true, SingleSpc, 4, 4 ,true},
303 { ARM::VST4LNd32Pseudo, ARM::VST4LNd32, false, false, false, SingleSpc, 4, 2 ,true},
304 { ARM::VST4LNd32Pseudo_UPD, ARM::VST4LNd32_UPD, false, true, true, SingleSpc, 4, 2 ,true},
305 { ARM::VST4LNd8Pseudo, ARM::VST4LNd8, false, false, false, SingleSpc, 4, 8 ,true},
306 { ARM::VST4LNd8Pseudo_UPD, ARM::VST4LNd8_UPD, false, true, true, SingleSpc, 4, 8 ,true},
307 { ARM::VST4LNq16Pseudo, ARM::VST4LNq16, false, false, false, EvenDblSpc, 4, 4,true},
308 { ARM::VST4LNq16Pseudo_UPD, ARM::VST4LNq16_UPD, false, true, true, EvenDblSpc, 4, 4,true},
309 { ARM::VST4LNq32Pseudo, ARM::VST4LNq32, false, false, false, EvenDblSpc, 4, 2,true},
310 { ARM::VST4LNq32Pseudo_UPD, ARM::VST4LNq32_UPD, false, true, true, EvenDblSpc, 4, 2,true},
312 { ARM::VST4d16Pseudo, ARM::VST4d16, false, false, false, SingleSpc, 4, 4 ,true},
313 { ARM::VST4d16Pseudo_UPD, ARM::VST4d16_UPD, false, true, true, SingleSpc, 4, 4 ,true},
314 { ARM::VST4d32Pseudo, ARM::VST4d32, false, false, false, SingleSpc, 4, 2 ,true},
315 { ARM::VST4d32Pseudo_UPD, ARM::VST4d32_UPD, false, true, true, SingleSpc, 4, 2 ,true},
316 { ARM::VST4d8Pseudo, ARM::VST4d8, false, false, false, SingleSpc, 4, 8 ,true},
317 { ARM::VST4d8Pseudo_UPD, ARM::VST4d8_UPD, false, true, true, SingleSpc, 4, 8 ,true},
319 { ARM::VST4q16Pseudo_UPD, ARM::VST4q16_UPD, false, true, true, EvenDblSpc, 4, 4 ,true},
320 { ARM::VST4q16oddPseudo, ARM::VST4q16, false, false, false, OddDblSpc, 4, 4 ,true},
321 { ARM::VST4q16oddPseudo_UPD, ARM::VST4q16_UPD, false, true, true, OddDblSpc, 4, 4 ,true},
322 { ARM::VST4q32Pseudo_UPD, ARM::VST4q32_UPD, false, true, true, EvenDblSpc, 4, 2 ,true},
323 { ARM::VST4q32oddPseudo, ARM::VST4q32, false, false, false, OddDblSpc, 4, 2 ,true},
324 { ARM::VST4q32oddPseudo_UPD, ARM::VST4q32_UPD, false, true, true, OddDblSpc, 4, 2 ,true},
325 { ARM::VST4q8Pseudo_UPD, ARM::VST4q8_UPD, false, true, true, EvenDblSpc, 4, 8 ,true},
326 { ARM::VST4q8oddPseudo, ARM::VST4q8, false, false, false, OddDblSpc, 4, 8 ,true},
327 { ARM::VST4q8oddPseudo_UPD, ARM::VST4q8_UPD, false, true, true, OddDblSpc, 4, 8 ,true}
360 D0 = TRI->getSubReg(Reg, ARM::dsub_0);
361 D1 = TRI->getSubReg(Reg, ARM::dsub_1);
362 D2 = TRI->getSubReg(Reg, ARM::dsub_2);
363 D3 = TRI->getSubReg(Reg, ARM::dsub_3);
365 D0 = TRI->getSubReg(Reg, ARM::dsub_0);
366 D1 = TRI->getSubReg(Reg, ARM::dsub_2);
367 D2 = TRI->getSubReg(Reg, ARM::dsub_4);
368 D3 = TRI->getSubReg(Reg, ARM::dsub_6);
371 D0 = TRI->getSubReg(Reg, ARM::dsub_1);
372 D1 = TRI->getSubReg(Reg, ARM::dsub_3);
373 D2 = TRI->getSubReg(Reg, ARM::dsub_5);
374 D3 = TRI->getSubReg(Reg, ARM::dsub_7);
660 bool isCC = Opcode == ARM::MOVCCi32imm || Opcode == ARM::t2MOVCCi32imm;
666 (Opcode == ARM::MOVi32imm || Opcode == ARM::MOVCCi32imm)) {
667 // FIXME Windows CE supports older ARM CPUs
668 assert(!STI->isTargetWindows() && "Windows on ARM requires ARMv7+");
671 LO16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVi), DstReg);
672 HI16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::ORRri))
693 if (Opcode == ARM::t2MOVi32imm || Opcode == ARM::t2MOVCCi32imm) {
694 LO16Opc = ARM::t2MOVi16;
695 HI16Opc = ARM::t2MOVTi16;
697 LO16Opc = ARM::MOVi16;
698 HI16Opc = ARM::MOVTi16;
750 case ARM::VMOVScc:
751 case ARM::VMOVDcc: {
752 unsigned newOpc = Opcode == ARM::VMOVScc ? ARM::VMOVS : ARM::VMOVD;
762 case ARM::t2MOVCCr:
763 case ARM::MOVCCr: {
764 unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVr : ARM::MOVr;
775 case ARM::MOVCCsi: {
776 BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
787 case ARM::MOVCCsr: {
788 BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsr),
800 case ARM::t2MOVCCi16:
801 case ARM::MOVCCi16: {
802 unsigned NewOpc = AFI->isThumbFunction() ? ARM::t2MOVi16 : ARM::MOVi16;
811 case ARM::t2MOVCCi:
812 case ARM::MOVCCi: {
813 unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVi : ARM::MOVi;
824 case ARM::t2MVNCCi:
825 case ARM::MVNCCi: {
826 unsigned Opc = AFI->isThumbFunction() ? ARM::t2MVNi : ARM::MVNi;
837 case ARM::t2MOVCClsl:
838 case ARM::t2MOVCClsr:
839 case ARM::t2MOVCCasr:
840 case ARM::t2MOVCCror: {
843 case ARM::t2MOVCClsl: NewOpc = ARM::t2LSLri; break;
844 case ARM::t2MOVCClsr: NewOpc = ARM::t2LSRri; break;
845 case ARM::t2MOVCCasr: NewOpc = ARM::t2ASRri; break;
846 case ARM::t2MOVCCror: NewOpc = ARM::t2RORri; break;
859 case ARM::Int_eh_sjlj_dispatchsetup: {
874 emitT2RegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
877 emitThumbRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
880 emitARMRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
894 ARM::t2BICri : ARM::BICri;
896 TII->get(bicOpc), ARM::R6)
897 .addReg(ARM::R6, RegState::Kill)
906 case ARM::MOVsrl_flag:
907 case ARM::MOVsra_flag: {
909 AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
912 .addImm(ARM_AM::getSORegOpc((Opcode == ARM::MOVsrl_flag ?
915 .addReg(ARM::CPSR, RegState::Define);
919 case ARM::RRX: {
922 AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),TII->get(ARM::MOVsi),
931 case ARM::tTPsoft:
932 case ARM::TPsoft: {
934 if (Opcode == ARM::tTPsoft)
936 TII->get( ARM::tBL))
941 TII->get( ARM::BL))
949 case ARM::tLDRpci_pic:
950 case ARM::t2LDRpci_pic: {
951 unsigned NewLdOpc = (Opcode == ARM::tLDRpci_pic)
952 ? ARM::tLDRpci : ARM::t2LDRpci;
961 TII->get(ARM::tPICADD))
970 case ARM::LDRLIT_ga_abs:
971 case ARM::LDRLIT_ga_pcrel:
972 case ARM::LDRLIT_ga_pcrel_ldr:
973 case ARM::tLDRLIT_ga_abs:
974 case ARM::tLDRLIT_ga_pcrel: {
980 Opcode != ARM::tLDRLIT_ga_pcrel && Opcode != ARM::tLDRLIT_ga_abs;
982 Opcode != ARM::LDRLIT_ga_abs && Opcode != ARM::tLDRLIT_ga_abs;
983 unsigned LDRLITOpc = IsARM ? ARM::LDRi12 : ARM::tLDRpci;
986 ? (Opcode == ARM::LDRLIT_ga_pcrel_ldr ? ARM::PICLDR : ARM::PICADD)
987 : ARM::tPICADD;
1023 case ARM::MOV_ga_pcrel:
1024 case ARM::MOV_ga_pcrel_ldr:
1025 case ARM::t2MOV_ga_pcrel: {
1033 bool isARM = Opcode != ARM::t2MOV_ga_pcrel;
1034 unsigned LO16Opc = isARM ? ARM::MOVi16_ga_pcrel : ARM::t2MOVi16_ga_pcrel;
1035 unsigned HI16Opc = isARM ? ARM::MOVTi16_ga_pcrel :ARM::t2MOVTi16_ga_pcrel;
1039 ? (Opcode == ARM::MOV_ga_pcrel_ldr ? ARM::PICLDR : ARM::PICADD)
1040 : ARM::tPICADD;
1057 if (Opcode == ARM::MOV_ga_pcrel_ldr)
1065 case ARM::MOVi32imm:
1066 case ARM::MOVCCi32imm:
1067 case ARM::t2MOVi32imm:
1068 case ARM::t2MOVCCi32imm:
1072 case ARM::SUBS_PC_LR: {
1074 BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::SUBri), ARM::PC)
1075 .addReg(ARM::LR)
1079 .addReg(ARM::CPSR, RegState::Undef);
1084 case ARM::VLDMQIA: {
1085 unsigned NewOpc = ARM::VLDMDIA;
1102 unsigned D0 = TRI->getSubReg(DstReg, ARM::dsub_0);
1103 unsigned D1 = TRI->getSubReg(DstReg, ARM::dsub_1);
1115 case ARM::VSTMQIA: {
1116 unsigned NewOpc = ARM::VSTMDIA;
1133 unsigned D0 = TRI->getSubReg(SrcReg, ARM::dsub_0);
1134 unsigned D1 = TRI->getSubReg(SrcReg, ARM::dsub_1);
1147 case ARM::VLD2q8Pseudo:
1148 case ARM::VLD2q16Pseudo:
1149 case ARM::VLD2q32Pseudo:
1150 case ARM::VLD2q8PseudoWB_fixed:
1151 case ARM::VLD2q16PseudoWB_fixed:
1152 case ARM::VLD2q32PseudoWB_fixed:
1153 case ARM::VLD2q8PseudoWB_register:
1154 case ARM::VLD2q16PseudoWB_register:
1155 case ARM::VLD2q32PseudoWB_register:
1156 case ARM::VLD3d8Pseudo:
1157 case ARM::VLD3d16Pseudo:
1158 case ARM::VLD3d32Pseudo:
1159 case ARM::VLD1d64TPseudo:
1160 case ARM::VLD1d64TPseudoWB_fixed:
1161 case ARM::VLD3d8Pseudo_UPD:
1162 case ARM::VLD3d16Pseudo_UPD:
1163 case ARM::VLD3d32Pseudo_UPD:
1164 case ARM::VLD3q8Pseudo_UPD:
1165 case ARM::VLD3q16Pseudo_UPD:
1166 case ARM::VLD3q32Pseudo_UPD:
1167 case ARM::VLD3q8oddPseudo:
1168 case ARM::VLD3q16oddPseudo:
1169 case ARM::VLD3q32oddPseudo:
1170 case ARM::VLD3q8oddPseudo_UPD:
1171 case ARM::VLD3q16oddPseudo_UPD:
1172 case ARM::VLD3q32oddPseudo_UPD:
1173 case ARM::VLD4d8Pseudo:
1174 case ARM::VLD4d16Pseudo:
1175 case ARM::VLD4d32Pseudo:
1176 case ARM::VLD1d64QPseudo:
1177 case ARM::VLD1d64QPseudoWB_fixed:
1178 case ARM::VLD4d8Pseudo_UPD:
1179 case ARM::VLD4d16Pseudo_UPD:
1180 case ARM::VLD4d32Pseudo_UPD:
1181 case ARM::VLD4q8Pseudo_UPD:
1182 case ARM::VLD4q16Pseudo_UPD:
1183 case ARM::VLD4q32Pseudo_UPD:
1184 case ARM::VLD4q8oddPseudo:
1185 case ARM::VLD4q16oddPseudo:
1186 case ARM::VLD4q32oddPseudo:
1187 case ARM::VLD4q8oddPseudo_UPD:
1188 case ARM::VLD4q16oddPseudo_UPD:
1189 case ARM::VLD4q32oddPseudo_UPD:
1190 case ARM::VLD3DUPd8Pseudo:
1191 case ARM::VLD3DUPd16Pseudo:
1192 case ARM::VLD3DUPd32Pseudo:
1193 case ARM::VLD3DUPd8Pseudo_UPD:
1194 case ARM::VLD3DUPd16Pseudo_UPD:
1195 case ARM::VLD3DUPd32Pseudo_UPD:
1196 case ARM::VLD4DUPd8Pseudo:
1197 case ARM::VLD4DUPd16Pseudo:
1198 case ARM::VLD4DUPd32Pseudo:
1199 case ARM::VLD4DUPd8Pseudo_UPD:
1200 case ARM::VLD4DUPd16Pseudo_UPD:
1201 case ARM::VLD4DUPd32Pseudo_UPD:
1205 case ARM::VST2q8Pseudo:
1206 case ARM::VST2q16Pseudo:
1207 case ARM::VST2q32Pseudo:
1208 case ARM::VST2q8PseudoWB_fixed:
1209 case ARM::VST2q16PseudoWB_fixed:
1210 case ARM::VST2q32PseudoWB_fixed:
1211 case ARM::VST2q8PseudoWB_register:
1212 case ARM::VST2q16PseudoWB_register:
1213 case ARM::VST2q32PseudoWB_register:
1214 case ARM::VST3d8Pseudo:
1215 case ARM::VST3d16Pseudo:
1216 case ARM::VST3d32Pseudo:
1217 case ARM::VST1d64TPseudo:
1218 case ARM::VST3d8Pseudo_UPD:
1219 case ARM::VST3d16Pseudo_UPD:
1220 case ARM::VST3d32Pseudo_UPD:
1221 case ARM::VST1d64TPseudoWB_fixed:
1222 case ARM::VST1d64TPseudoWB_register:
1223 case ARM::VST3q8Pseudo_UPD:
1224 case ARM::VST3q16Pseudo_UPD:
1225 case ARM::VST3q32Pseudo_UPD:
1226 case ARM::VST3q8oddPseudo:
1227 case ARM::VST3q16oddPseudo:
1228 case ARM::VST3q32oddPseudo:
1229 case ARM::VST3q8oddPseudo_UPD:
1230 case ARM::VST3q16oddPseudo_UPD:
1231 case ARM::VST3q32oddPseudo_UPD:
1232 case ARM::VST4d8Pseudo:
1233 case ARM::VST4d16Pseudo:
1234 case ARM::VST4d32Pseudo:
1235 case ARM::VST1d64QPseudo:
1236 case ARM::VST4d8Pseudo_UPD:
1237 case ARM::VST4d16Pseudo_UPD:
1238 case ARM::VST4d32Pseudo_UPD:
1239 case ARM::VST1d64QPseudoWB_fixed:
1240 case ARM::VST1d64QPseudoWB_register:
1241 case ARM::VST4q8Pseudo_UPD:
1242 case ARM::VST4q16Pseudo_UPD:
1243 case ARM::VST4q32Pseudo_UPD:
1244 case ARM::VST4q8oddPseudo:
1245 case ARM::VST4q16oddPseudo:
1246 case ARM::VST4q32oddPseudo:
1247 case ARM::VST4q8oddPseudo_UPD:
1248 case ARM::VST4q16oddPseudo_UPD:
1249 case ARM::VST4q32oddPseudo_UPD:
1253 case ARM::VLD1LNq8Pseudo:
1254 case ARM::VLD1LNq16Pseudo:
1255 case ARM::VLD1LNq32Pseudo:
1256 case ARM::VLD1LNq8Pseudo_UPD:
1257 case ARM::VLD1LNq16Pseudo_UPD:
1258 case ARM::VLD1LNq32Pseudo_UPD:
1259 case ARM::VLD2LNd8Pseudo:
1260 case ARM::VLD2LNd16Pseudo:
1261 case ARM::VLD2LNd32Pseudo:
1262 case ARM::VLD2LNq16Pseudo:
1263 case ARM::VLD2LNq32Pseudo:
1264 case ARM::VLD2LNd8Pseudo_UPD:
1265 case ARM::VLD2LNd16Pseudo_UPD:
1266 case ARM::VLD2LNd32Pseudo_UPD:
1267 case ARM::VLD2LNq16Pseudo_UPD:
1268 case ARM::VLD2LNq32Pseudo_UPD:
1269 case ARM::VLD3LNd8Pseudo:
1270 case ARM::VLD3LNd16Pseudo:
1271 case ARM::VLD3LNd32Pseudo:
1272 case ARM::VLD3LNq16Pseudo:
1273 case ARM::VLD3LNq32Pseudo:
1274 case ARM::VLD3LNd8Pseudo_UPD:
1275 case ARM::VLD3LNd16Pseudo_UPD:
1276 case ARM::VLD3LNd32Pseudo_UPD:
1277 case ARM::VLD3LNq16Pseudo_UPD:
1278 case ARM::VLD3LNq32Pseudo_UPD:
1279 case ARM::VLD4LNd8Pseudo:
1280 case ARM::VLD4LNd16Pseudo:
1281 case ARM::VLD4LNd32Pseudo:
1282 case ARM::VLD4LNq16Pseudo:
1283 case ARM::VLD4LNq32Pseudo:
1284 case ARM::VLD4LNd8Pseudo_UPD:
1285 case ARM::VLD4LNd16Pseudo_UPD:
1286 case ARM::VLD4LNd32Pseudo_UPD:
1287 case ARM::VLD4LNq16Pseudo_UPD:
1288 case ARM::VLD4LNq32Pseudo_UPD:
1289 case ARM::VST1LNq8Pseudo:
1290 case ARM::VST1LNq16Pseudo:
1291 case ARM::VST1LNq32Pseudo:
1292 case ARM::VST1LNq8Pseudo_UPD:
1293 case ARM::VST1LNq16Pseudo_UPD:
1294 case ARM::VST1LNq32Pseudo_UPD:
1295 case ARM::VST2LNd8Pseudo:
1296 case ARM::VST2LNd16Pseudo:
1297 case ARM::VST2LNd32Pseudo:
1298 case ARM::VST2LNq16Pseudo:
1299 case ARM::VST2LNq32Pseudo:
1300 case ARM::VST2LNd8Pseudo_UPD:
1301 case ARM::VST2LNd16Pseudo_UPD:
1302 case ARM::VST2LNd32Pseudo_UPD:
1303 case ARM::VST2LNq16Pseudo_UPD:
1304 case ARM::VST2LNq32Pseudo_UPD:
1305 case ARM::VST3LNd8Pseudo:
1306 case ARM::VST3LNd16Pseudo:
1307 case ARM::VST3LNd32Pseudo:
1308 case ARM::VST3LNq16Pseudo:
1309 case ARM::VST3LNq32Pseudo:
1310 case ARM::VST3LNd8Pseudo_UPD:
1311 case ARM::VST3LNd16Pseudo_UPD:
1312 case ARM::VST3LNd32Pseudo_UPD:
1313 case ARM::VST3LNq16Pseudo_UPD:
1314 case ARM::VST3LNq32Pseudo_UPD:
1315 case ARM::VST4LNd8Pseudo:
1316 case ARM::VST4LNd16Pseudo:
1317 case ARM::VST4LNd32Pseudo:
1318 case ARM::VST4LNq16Pseudo:
1319 case ARM::VST4LNq32Pseudo:
1320 case ARM::VST4LNd8Pseudo_UPD:
1321 case ARM::VST4LNd16Pseudo_UPD:
1322 case ARM::VST4LNd32Pseudo_UPD:
1323 case ARM::VST4LNq16Pseudo_UPD:
1324 case ARM::VST4LNq32Pseudo_UPD:
1328 case ARM::VTBL3Pseudo: ExpandVTBL(MBBI, ARM::VTBL3, false); return true;
1329 case ARM::VTBL4Pseudo: ExpandVTBL(MBBI, ARM::VTBL4, false); return true;
1330 case ARM::VTBX3Pseudo: ExpandVTBL(MBBI, ARM::VTBX3, true); return true;
1331 case ARM::VTBX4Pseudo: ExpandVTBL(MBBI, ARM::VTBX4, true); return true;
1359 MF.verify(this, "After expanding ARM pseudo instructions.");
