| /external/llvm/test/CodeGen/PowerPC/ |
| vec_select.ll | 5 %vsel = select <4 x i1> <i1 true, i1 false, i1 false, i1 false>, <4 x float> %v1, <4 x float> %v2
6 ret <4 x float> %vsel
|
| /external/llvm/test/CodeGen/SystemZ/ |
| vec-or-02.ll | 8 ; CHECK: vsel %v24, %v24, %v26, %v28
23 ; CHECK: vsel %v24, %v26, %v24, %v28
38 ; CHECK: vsel %v24, %v24, %v26, %v28
51 ; CHECK: vsel %v24, %v26, %v24, %v28
64 ; CHECK: vsel %v24, %v24, %v26, %v28
76 ; CHECK: vsel %v24, %v26, %v24, %v28
88 ; CHECK: vsel %v24, %v24, %v26, %v28
100 ; CHECK: vsel %v24, %v26, %v24, %v28
|
| vec-cmp-01.ll | 115 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
127 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
139 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
151 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
163 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
175 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
187 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
199 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
211 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
223 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]
[all...] |
| vec-cmp-02.ll | 115 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
127 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
139 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
151 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
163 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
175 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
187 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
199 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
211 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
223 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]
[all...] |
| vec-cmp-03.ll | 115 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
127 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
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151 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
163 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
175 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
187 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
199 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
211 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
223 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]
[all...] |
| vec-cmp-04.ll | 115 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
127 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
139 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
151 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
163 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
175 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
187 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
199 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
211 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
223 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]
[all...] |
| vec-cmp-06.ll | 168 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
182 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
194 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
206 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
218 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
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256 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
268 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
280 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]
[all...] |
| vec-cmp-05.ll | 311 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
323 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
335 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
347 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
359 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
371 ; CHECK-NEXT: vsel %v24, %v28, %v30, [[REG]]
383 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
395 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
407 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]]
419 ; CHECK-NEXT: vsel %v24, %v30, %v28, [[REG]
[all...] |
| /external/llvm/test/CodeGen/X86/ |
| vector-blend.ll | 32 %vsel = select <4 x i1> <i1 true, i1 false, i1 true, i1 false>, <4 x float> %v1, <4 x float> %v2
33 ret <4 x float> %vsel
59 %vsel = select <4 x i1> <i1 true, i1 false, i1 false, i1 false>, <4 x float> %v1, <4 x float> %v2
60 ret <4 x float> %vsel
91 %vsel = select <4 x i1> <i1 true, i1 true, i1 false, i1 true>, <4 x i8> %v1, <4 x i8> %v2
92 ret <4 x i8> %vsel
125 %vsel = select <4 x i1> <i1 true, i1 false, i1 true, i1 true>, <4 x i16> %v1, <4 x i16> %v2
126 ret <4 x i16> %vsel
159 %vsel = select <4 x i1> <i1 true, i1 false, i1 true, i1 false>, <4 x i32> %v1, <4 x i32> %v2
160 ret <4 x i32> %vsel
[all...] |
| /external/llvm/test/MC/ARM/ |
| invalid-fp-armv8.s | 10 vsel.f32 s3, s4, s6
|
| fp-armv8.s | 63 @ VSEL
|
| thumb-fp-armv8.s | 66 @ VSEL
|
| /external/llvm/test/CodeGen/ARM/ |
| sub-cmp-peephole.ll | 137 ; V8: vsel
153 ; V8: vsel
|
| /toolchain/binutils/binutils-2.25/gas/testsuite/gas/ppc/ |
| altivec.s | 158 vsel 20,14,18,10
|
| /toolchain/binutils/binutils-2.25/opcodes/ |
| mips-dis.c | 1431 unsigned int vsel; local
[all...] |
| /external/valgrind/none/tests/ppc32/ |
| jm-vmx.stdout.exp | 173 vsel: 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f
174 vsel: => 0102030405060708090a0b0c0e0d0e0f (00000000)
175 vsel: 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff
176 vsel: => 0102030405060708090a0b0c0e0d0e0f (00000000)
177 vsel: 0102030405060708090a0b0c0e0d0e0f, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff, 0102030405060708090a0b0c0e0d0e0f
178 vsel: => 0102030405060708090a0b0c0e0d0e0f (00000000)
179 vsel: 0102030405060708090a0b0c0e0d0e0f, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff
180 vsel: => f1f2f3f4f5f6f7f8f9fafbfcfefdfeff (00000000)
181 vsel: f1f2f3f4f5f6f7f8f9fafbfcfefdfeff, 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f
182 vsel: => f1f2f3f4f5f6f7f8f9fafbfcfefdfeff (00000000
[all...] |
| jm-vmx.stdout.exp_Minus_nan | 173 vsel: 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f
174 vsel: => 0102030405060708090a0b0c0e0d0e0f (00000000)
175 vsel: 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff
176 vsel: => 0102030405060708090a0b0c0e0d0e0f (00000000)
177 vsel: 0102030405060708090a0b0c0e0d0e0f, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff, 0102030405060708090a0b0c0e0d0e0f
178 vsel: => 0102030405060708090a0b0c0e0d0e0f (00000000)
179 vsel: 0102030405060708090a0b0c0e0d0e0f, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff
180 vsel: => f1f2f3f4f5f6f7f8f9fafbfcfefdfeff (00000000)
181 vsel: f1f2f3f4f5f6f7f8f9fafbfcfefdfeff, 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f
182 vsel: => f1f2f3f4f5f6f7f8f9fafbfcfefdfeff (00000000
[all...] |
| /external/valgrind/none/tests/ppc64/ |
| jm-vmx.stdout.exp | 173 vsel: 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f
174 vsel: => 0102030405060708090a0b0c0e0d0e0f (00000000)
175 vsel: 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff
176 vsel: => 0102030405060708090a0b0c0e0d0e0f (00000000)
177 vsel: 0102030405060708090a0b0c0e0d0e0f, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff, 0102030405060708090a0b0c0e0d0e0f
178 vsel: => 0102030405060708090a0b0c0e0d0e0f (00000000)
179 vsel: 0102030405060708090a0b0c0e0d0e0f, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff
180 vsel: => f1f2f3f4f5f6f7f8f9fafbfcfefdfeff (00000000)
181 vsel: f1f2f3f4f5f6f7f8f9fafbfcfefdfeff, 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f
182 vsel: => f1f2f3f4f5f6f7f8f9fafbfcfefdfeff (00000000
[all...] |
| jm-vmx.stdout.exp-LE | 173 vsel: 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f
174 vsel: => 0102030405060708090a0b0c0e0d0e0f (00000000)
175 vsel: 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff
176 vsel: => 0102030405060708090a0b0c0e0d0e0f (00000000)
177 vsel: 0102030405060708090a0b0c0e0d0e0f, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff, 0102030405060708090a0b0c0e0d0e0f
178 vsel: => 0102030405060708090a0b0c0e0d0e0f (00000000)
179 vsel: 0102030405060708090a0b0c0e0d0e0f, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff
180 vsel: => f1f2f3f4f5f6f7f8f9fafbfcfefdfeff (00000000)
181 vsel: f1f2f3f4f5f6f7f8f9fafbfcfefdfeff, 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f
182 vsel: => f1f2f3f4f5f6f7f8f9fafbfcfefdfeff (00000000
[all...] |
| jm-vmx.stdout.exp_Minus_nan | 173 vsel: 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f
174 vsel: => 0102030405060708090a0b0c0e0d0e0f (00000000)
175 vsel: 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff
176 vsel: => 0102030405060708090a0b0c0e0d0e0f (00000000)
177 vsel: 0102030405060708090a0b0c0e0d0e0f, f1f2f3f4f5f6f7f8f9fafbfcfefdfeff, 0102030405060708090a0b0c0e0d0e0f
178 vsel: => 0102030405060708090a0b0c0e0d0e0f (00000000)
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181 vsel: f1f2f3f4f5f6f7f8f9fafbfcfefdfeff, 0102030405060708090a0b0c0e0d0e0f, 0102030405060708090a0b0c0e0d0e0f
182 vsel: => f1f2f3f4f5f6f7f8f9fafbfcfefdfeff (00000000
[all...] |
| /external/llvm/lib/Target/SystemZ/ |
| SystemZInstrVector.td | 258 def VSEL : TernaryVRRe<"vsel", 0xE78D, null_frag, v128any, v128any>;
327 (VSEL VR128:$y, VR128:$z, VR128:$x)>;
329 (VSEL VR128:$z, VR128:$y, VR128:$x)>;
654 (VSEL VR128:$x, VR128:$y, VR128:$z)>;
[all...] |
| /external/llvm/lib/Target/PowerPC/ |
| PPCScheduleP7.td | 66 // (instead of 4 cycles on the POWER6). vsel is handled by the PM pipeline
|
| README_ALTIVEC.txt | 188 5. vsel result together.
|
| /external/llvm/test/MC/PowerPC/ |
| ppc64-encoding-vmx.s | 191 # CHECK-BE: vsel 2, 3, 4, 5 # encoding: [0x10,0x43,0x21,0x6a]
192 # CHECK-LE: vsel 2, 3, 4, 5 # encoding: [0x6a,0x21,0x43,0x10]
193 vsel 2, 3, 4, 5
[all...] |
| /external/llvm/test/MC/Disassembler/PowerPC/ |
| ppc64-encoding-vmx.txt | 165 # CHECK: vsel 2, 3, 4, 5
|
