Lines Matching refs:V1
261 SDNode *createGPRPairNode(EVT VT, SDValue V0, SDValue V1);
262 SDNode *createSRegPairNode(EVT VT, SDValue V0, SDValue V1);
263 SDNode *createDRegPairNode(EVT VT, SDValue V0, SDValue V1);
264 SDNode *createQRegPairNode(EVT VT, SDValue V0, SDValue V1);
267 SDNode *createQuadSRegsNode(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
268 SDNode *createQuadDRegsNode(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
269 SDNode *createQuadQRegsNode(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
1592 SDNode *ARMDAGToDAGISel::createGPRPairNode(EVT VT, SDValue V0, SDValue V1) {
1598 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1603 SDNode *ARMDAGToDAGISel::createSRegPairNode(EVT VT, SDValue V0, SDValue V1) {
1609 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1614 SDNode *ARMDAGToDAGISel::createDRegPairNode(EVT VT, SDValue V0, SDValue V1) {
1620 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1625 SDNode *ARMDAGToDAGISel::createQRegPairNode(EVT VT, SDValue V0, SDValue V1) {
1631 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1636 SDNode *ARMDAGToDAGISel::createQuadSRegsNode(EVT VT, SDValue V0, SDValue V1,
1645 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1,
1651 SDNode *ARMDAGToDAGISel::createQuadDRegsNode(EVT VT, SDValue V0, SDValue V1,
1660 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1,
1666 SDNode *ARMDAGToDAGISel::createQuadQRegsNode(EVT VT, SDValue V0, SDValue V1,
1675 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1,
1995 SDValue V1 = N->getOperand(Vec0Idx + 1);
1997 SrcReg = SDValue(createDRegPairNode(MVT::v2i64, V0, V1), 0);
2005 SrcReg = SDValue(createQuadDRegsNode(MVT::v4i64, V0, V1, V2, V3), 0);
2048 SDValue V1 = N->getOperand(Vec0Idx + 1);
2053 SDValue RegSeq = SDValue(createQuadQRegsNode(MVT::v8i64, V0, V1, V2, V3), 0);
2160 SDValue V1 = N->getOperand(Vec0Idx + 1);
2163 SuperReg = SDValue(createDRegPairNode(MVT::v2i64, V0, V1), 0);
2165 SuperReg = SDValue(createQRegPairNode(MVT::v4i64, V0, V1), 0);
2172 SuperReg = SDValue(createQuadDRegsNode(MVT::v4i64, V0, V1, V2, V3), 0);
2174 SuperReg = SDValue(createQuadQRegsNode(MVT::v8i64, V0, V1, V2, V3), 0);
2296 SDValue V1 = N->getOperand(FirstTblReg + 1);
2298 RegSeq = SDValue(createDRegPairNode(MVT::v16i8, V0, V1), 0);
2306 RegSeq = SDValue(createQuadDRegsNode(MVT::v4i64, V0, V1, V2, V3), 0);
3336 SDValue V1 = N->getOperand(1);
3337 SDValue RegSeq = SDValue(createDRegPairNode(MVT::v16i8, V0, V1), 0);
3833 SDValue V1 = N->getOperand(i+2);
3835 unsigned Reg1 = cast<RegisterSDNode>(V1)->getReg();
