Lines Matching refs:Opc
43 unsigned Opc = MI->getOpcode();
45 if ((Opc == Mips::LW) || (Opc == Mips::LD) ||
46 (Opc == Mips::LWC1) || (Opc == Mips::LDC1) || (Opc == Mips::LDC164)) {
65 unsigned Opc = MI->getOpcode();
67 if ((Opc == Mips::SW) || (Opc == Mips::SD) ||
68 (Opc == Mips::SWC1) || (Opc == Mips::SDC1) || (Opc == Mips::SDC164)) {
83 unsigned Opc = 0, ZeroReg = 0;
89 Opc = Mips::MOVE16_MM;
91 Opc = Mips::OR, ZeroReg = Mips::ZERO;
93 Opc = Mips::CFC1;
95 Opc = Mips::MFC1;
97 Opc = isMicroMips ? Mips::MFHI16_MM : Mips::MFHI;
100 Opc = isMicroMips ? Mips::MFLO16_MM : Mips::MFLO;
103 Opc = Mips::MFHI_DSP;
105 Opc = Mips::MFLO_DSP;
112 Opc = Mips::CFCMSA;
116 Opc = Mips::CTC1;
118 Opc = Mips::MTC1;
120 Opc = Mips::MTHI, DestReg = 0;
122 Opc = Mips::MTLO, DestReg = 0;
124 Opc = Mips::MTHI_DSP;
126 Opc = Mips::MTLO_DSP;
134 Opc = Mips::CTCMSA;
137 Opc = Mips::FMOV_S;
139 Opc = Mips::FMOV_D32;
141 Opc = Mips::FMOV_D64;
144 Opc = Mips::OR64, ZeroReg = Mips::ZERO_64;
146 Opc = Mips::MFHI64, SrcReg = 0;
148 Opc = Mips::MFLO64, SrcReg = 0;
150 Opc = Mips::DMFC1;
154 Opc = Mips::MTHI64, DestReg = 0;
156 Opc = Mips::MTLO64, DestReg = 0;
158 Opc = Mips::DMTC1;
162 Opc = Mips::MOVE_V;
165 assert(Opc && "Cannot copy registers");
167 MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc));
187 unsigned Opc = 0;
190 Opc = Mips::SW;
192 Opc = Mips::SD;
194 Opc = Mips::STORE_ACC64;
196 Opc = Mips::STORE_ACC64DSP;
198 Opc = Mips::STORE_ACC128;
200 Opc = Mips::STORE_CCOND_DSP;
202 Opc = Mips::SWC1;
204 Opc = Mips::SDC1;
206 Opc = Mips::SDC164;
208 Opc = Mips::ST_B;
210 Opc = Mips::ST_H;
212 Opc = Mips::ST_W;
214 Opc = Mips::ST_D;
216 Opc = Mips::SW;
218 Opc = Mips::SD;
220 Opc = Mips::SW;
222 Opc = Mips::SD;
243 assert(Opc && "Register class not handled!");
244 BuildMI(MBB, I, DL, get(Opc)).addReg(SrcReg, getKillRegState(isKill))
255 unsigned Opc = 0;
263 Opc = Mips::LW;
265 Opc = Mips::LD;
267 Opc = Mips::LOAD_ACC64;
269 Opc = Mips::LOAD_ACC64DSP;
271 Opc = Mips::LOAD_ACC128;
273 Opc = Mips::LOAD_CCOND_DSP;
275 Opc = Mips::LWC1;
277 Opc = Mips::LDC1;
279 Opc = Mips::LDC164;
281 Opc = Mips::LD_B;
283 Opc = Mips::LD_H;
285 Opc = Mips::LD_W;
287 Opc = Mips::LD_D;
289 Opc = Mips::LW;
291 Opc = Mips::LD;
293 Opc = Mips::LW;
295 Opc = Mips::LD;
297 assert(Opc && "Register class not handled!");
300 BuildMI(MBB, I, DL, get(Opc), DestReg)
320 BuildMI(MBB, I, DL, get(Opc), Reg)
331 unsigned Opc;
343 Opc = isMicroMips ? Mips::MFHI16_MM : Mips::MFHI;
344 expandPseudoMFHiLo(MBB, MI, Opc);
347 Opc = isMicroMips ? Mips::MFLO16_MM : Mips::MFLO;
348 expandPseudoMFHiLo(MBB, MI, Opc);
404 unsigned MipsSEInstrInfo::getOppositeBranchOpc(unsigned Opc) const {
405 switch (Opc) {
473 if (Inst->Opc == LUi)
476 BuildMI(MBB, II, DL, get(Inst->Opc), Reg).addReg(ZEROReg)
481 BuildMI(MBB, II, DL, get(Inst->Opc), Reg).addReg(Reg, RegState::Kill)
490 unsigned MipsSEInstrInfo::getAnalyzableBrOpc(unsigned Opc) const {
491 return (Opc == Mips::BEQ || Opc == Mips::BNE || Opc == Mips::BGTZ ||
492 Opc == Mips::BGEZ || Opc == Mips::BLTZ || Opc == Mips::BLEZ ||
493 Opc == Mips::BEQ64 || Opc == Mips::BNE64 || Opc == Mips::BGTZ64 ||
494 Opc == Mips::BGEZ64 || Opc == Mips::BLTZ64 || Opc == Mips::BLEZ64 ||
495 Opc == Mips::BC1T || Opc == Mips::BC1F || Opc == Mips::B ||
496 Opc == Mips::J || Opc == Mips::BEQZC_MM || Opc == Mips::BNEZC_MM) ?
497 Opc : 0;
515 MipsSEInstrInfo::compareOpndSize(unsigned Opc,
517 const MCInstrDesc &Desc = get(Opc);
