Lines Matching refs:V1
257 SDNode *createGPRPairNode(EVT VT, SDValue V0, SDValue V1);
258 SDNode *createSRegPairNode(EVT VT, SDValue V0, SDValue V1);
259 SDNode *createDRegPairNode(EVT VT, SDValue V0, SDValue V1);
260 SDNode *createQRegPairNode(EVT VT, SDValue V0, SDValue V1);
263 SDNode *createQuadSRegsNode(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
264 SDNode *createQuadDRegsNode(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
265 SDNode *createQuadQRegsNode(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
1596 SDNode *ARMDAGToDAGISel::createGPRPairNode(EVT VT, SDValue V0, SDValue V1) {
1602 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1607 SDNode *ARMDAGToDAGISel::createSRegPairNode(EVT VT, SDValue V0, SDValue V1) {
1613 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1618 SDNode *ARMDAGToDAGISel::createDRegPairNode(EVT VT, SDValue V0, SDValue V1) {
1624 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1629 SDNode *ARMDAGToDAGISel::createQRegPairNode(EVT VT, SDValue V0, SDValue V1) {
1635 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1640 SDNode *ARMDAGToDAGISel::createQuadSRegsNode(EVT VT, SDValue V0, SDValue V1,
1649 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1,
1655 SDNode *ARMDAGToDAGISel::createQuadDRegsNode(EVT VT, SDValue V0, SDValue V1,
1664 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1,
1670 SDNode *ARMDAGToDAGISel::createQuadQRegsNode(EVT VT, SDValue V0, SDValue V1,
1679 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1,
2002 SDValue V1 = N->getOperand(Vec0Idx + 1);
2004 SrcReg = SDValue(createDRegPairNode(MVT::v2i64, V0, V1), 0);
2012 SrcReg = SDValue(createQuadDRegsNode(MVT::v4i64, V0, V1, V2, V3), 0);
2056 SDValue V1 = N->getOperand(Vec0Idx + 1);
2061 SDValue RegSeq = SDValue(createQuadQRegsNode(MVT::v8i64, V0, V1, V2, V3), 0);
2168 SDValue V1 = N->getOperand(Vec0Idx + 1);
2171 SuperReg = SDValue(createDRegPairNode(MVT::v2i64, V0, V1), 0);
2173 SuperReg = SDValue(createQRegPairNode(MVT::v4i64, V0, V1), 0);
2180 SuperReg = SDValue(createQuadDRegsNode(MVT::v4i64, V0, V1, V2, V3), 0);
2182 SuperReg = SDValue(createQuadQRegsNode(MVT::v8i64, V0, V1, V2, V3), 0);
2306 SDValue V1 = N->getOperand(FirstTblReg + 1);
2308 RegSeq = SDValue(createDRegPairNode(MVT::v16i8, V0, V1), 0);
2316 RegSeq = SDValue(createQuadDRegsNode(MVT::v4i64, V0, V1, V2, V3), 0);
3708 SDValue V1 = N->getOperand(1);
3709 SDValue RegSeq = SDValue(createDRegPairNode(MVT::v16i8, V0, V1), 0);
4250 SDValue V1 = N->getOperand(i+2);
4252 unsigned Reg1 = cast<RegisterSDNode>(V1)->getReg();
