Lines Matching refs:v4i32
40 out0 = (v16u8)__msa_ilvr_w((v4i32)in1, (v4i32)in0); \
41 out1 = (v16u8)__msa_ilvl_w((v4i32)in1, (v4i32)in0); \
42 out2 = (v16u8)__msa_ilvr_w((v4i32)in3, (v4i32)in2); \
43 out3 = (v16u8)__msa_ilvl_w((v4i32)in3, (v4i32)in2); \
132 res8 = (v16u8)__msa_ilvr_w((v4i32)reg4, (v4i32)reg0);
133 res9 = (v16u8)__msa_ilvl_w((v4i32)reg4, (v4i32)reg0);
137 res8 = (v16u8)__msa_ilvr_w((v4i32)reg5, (v4i32)reg1);
138 res9 = (v16u8)__msa_ilvl_w((v4i32)reg5, (v4i32)reg1);
142 res8 = (v16u8)__msa_ilvr_w((v4i32)reg6, (v4i32)reg2);
143 res9 = (v16u8)__msa_ilvl_w((v4i32)reg6, (v4i32)reg2);
147 res8 = (v16u8)__msa_ilvr_w((v4i32)reg7, (v4i32)reg3);
148 res9 = (v16u8)__msa_ilvl_w((v4i32)reg7, (v4i32)reg3);
213 res8 = (v16u8)__msa_ilvr_w((v4i32)reg4, (v4i32)reg0);
214 res9 = (v16u8)__msa_ilvl_w((v4i32)reg4, (v4i32)reg0);
220 res8 = (v16u8)__msa_ilvr_w((v4i32)reg5, (v4i32)reg1);
221 res9 = (v16u8)__msa_ilvl_w((v4i32)reg5, (v4i32)reg1);
227 res8 = (v16u8)__msa_ilvr_w((v4i32)reg6, (v4i32)reg2);
228 res9 = (v16u8)__msa_ilvl_w((v4i32)reg6, (v4i32)reg2);
234 res8 = (v16u8)__msa_ilvr_w((v4i32)reg7, (v4i32)reg3);
235 res9 = (v16u8)__msa_ilvl_w((v4i32)reg7, (v4i32)reg3);
