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      1 ; RUN: llc -march=hexagon < %s | FileCheck %s
      2 
      3 ; CHECK-LABEL: test1:
      4 ; CHECK: v{{[0-9]+}} = vand(v{{[0-9]+}},v{{[0-9]+}})
      5 define <16 x i32> @test1(<16 x i32> %a, <16 x i32> %b) #0 {
      6 entry:
      7   %0 = tail call <16 x i32> @llvm.hexagon.V6.vand(<16 x i32> %a, <16 x i32> %b)
      8   ret <16 x i32> %0
      9 }
     10 
     11 ; CHECK-LABEL: test2:
     12 ; CHECK: v{{[0-9]+}} = vor(v{{[0-9]+}},v{{[0-9]+}})
     13 define <16 x i32> @test2(<16 x i32> %a, <16 x i32> %b) #0 {
     14 entry:
     15   %0 = tail call <16 x i32> @llvm.hexagon.V6.vor(<16 x i32> %a, <16 x i32> %b)
     16   ret <16 x i32> %0
     17 }
     18 
     19 ; CHECK-LABEL: test3:
     20 ; CHECK: v{{[0-9]+}} = vxor(v{{[0-9]+}},v{{[0-9]+}})
     21 define <16 x i32> @test3(<16 x i32> %a, <16 x i32> %b) #0 {
     22 entry:
     23   %0 = tail call <16 x i32> @llvm.hexagon.V6.vxor(<16 x i32> %a, <16 x i32> %b)
     24   ret <16 x i32> %0
     25 }
     26 
     27 ; CHECK-LABEL: test4:
     28 ; CHECK: v{{[0-9]+}}.w = vadd(v{{[0-9]+}}.w,v{{[0-9]+}}.w)
     29 define <16 x i32> @test4(<16 x i32> %a, <16 x i32> %b) #0 {
     30 entry:
     31   %0 = tail call <16 x i32> @llvm.hexagon.V6.vaddw(<16 x i32> %a, <16 x i32> %b)
     32   ret <16 x i32> %0
     33 }
     34 
     35 ; CHECK-LABEL: test5:
     36 ; CHECK: v{{[0-9]+}}.ub = vadd(v{{[0-9]+}}.ub,v{{[0-9]+}}.ub):sat
     37 define <16 x i32> @test5(<16 x i32> %a, <16 x i32> %b) #0 {
     38 entry:
     39   %0 = tail call <16 x i32> @llvm.hexagon.V6.vaddubsat(<16 x i32> %a, <16 x i32> %b)
     40   ret <16 x i32> %0
     41 }
     42 
     43 ; CHECK-LABEL: test6:
     44 ; CHECK: v{{[0-9]+}}.uh = vadd(v{{[0-9]+}}.uh,v{{[0-9]+}}.uh):sat
     45 define <16 x i32> @test6(<16 x i32> %a, <16 x i32> %b) #0 {
     46 entry:
     47   %0 = tail call <16 x i32> @llvm.hexagon.V6.vadduhsat(<16 x i32> %a, <16 x i32> %b)
     48   ret <16 x i32> %0
     49 }
     50 
     51 ; CHECK-LABEL: test7:
     52 ; CHECK: v{{[0-9]+}}.h = vadd(v{{[0-9]+}}.h,v{{[0-9]+}}.h):sat
     53 define <16 x i32> @test7(<16 x i32> %a, <16 x i32> %b) #0 {
     54 entry:
     55   %0 = tail call <16 x i32> @llvm.hexagon.V6.vaddhsat(<16 x i32> %a, <16 x i32> %b)
     56   ret <16 x i32> %0
     57 }
     58 
     59 ; CHECK-LABEL: test8:
     60 ; CHECK: v{{[0-9]+}}.w = vadd(v{{[0-9]+}}.w,v{{[0-9]+}}.w):sat
     61 define <16 x i32> @test8(<16 x i32> %a, <16 x i32> %b) #0 {
     62 entry:
     63   %0 = tail call <16 x i32> @llvm.hexagon.V6.vaddwsat(<16 x i32> %a, <16 x i32> %b)
     64   ret <16 x i32> %0
     65 }
     66 
     67 ; CHECK-LABEL: test9:
     68 ; CHECK: v{{[0-9]+}}.b = vsub(v{{[0-9]+}}.b,v{{[0-9]+}}.b)
     69 define <16 x i32> @test9(<16 x i32> %a, <16 x i32> %b) #0 {
     70 entry:
     71   %0 = tail call <16 x i32> @llvm.hexagon.V6.vsubb(<16 x i32> %a, <16 x i32> %b)
     72   ret <16 x i32> %0
     73 }
     74 
     75 ; CHECK-LABEL: test10:
     76 ; CHECK: v{{[0-9]+}}.h = vsub(v{{[0-9]+}}.h,v{{[0-9]+}}.h)
     77 define <16 x i32> @test10(<16 x i32> %a, <16 x i32> %b) #0 {
     78 entry:
     79   %0 = tail call <16 x i32> @llvm.hexagon.V6.vsubh(<16 x i32> %a, <16 x i32> %b)
     80   ret <16 x i32> %0
     81 }
     82 
     83 ; CHECK-LABEL: test11:
     84 ; CHECK: v{{[0-9]+}}.w = vsub(v{{[0-9]+}}.w,v{{[0-9]+}}.w)
     85 define <16 x i32> @test11(<16 x i32> %a, <16 x i32> %b) #0 {
     86 entry:
     87   %0 = tail call <16 x i32> @llvm.hexagon.V6.vsubw(<16 x i32> %a, <16 x i32> %b)
     88   ret <16 x i32> %0
     89 }
     90 
     91 ; CHECK-LABEL: test12:
     92 ; CHECK: v{{[0-9]+}}.ub = vsub(v{{[0-9]+}}.ub,v{{[0-9]+}}.ub):sat
     93 define <16 x i32> @test12(<16 x i32> %a, <16 x i32> %b) #0 {
     94 entry:
     95   %0 = tail call <16 x i32> @llvm.hexagon.V6.vsububsat(<16 x i32> %a, <16 x i32> %b)
     96   ret <16 x i32> %0
     97 }
     98 
     99 ; CHECK-LABEL: test13:
    100 ; CHECK: v{{[0-9]+}}.uh = vsub(v{{[0-9]+}}.uh,v{{[0-9]+}}.uh):sat
    101 define <16 x i32> @test13(<16 x i32> %a, <16 x i32> %b) #0 {
    102 entry:
    103   %0 = tail call <16 x i32> @llvm.hexagon.V6.vsubuhsat(<16 x i32> %a, <16 x i32> %b)
    104   ret <16 x i32> %0
    105 }
    106 
    107 ; CHECK-LABEL: test14:
    108 ; CHECK: v{{[0-9]+}}.h = vsub(v{{[0-9]+}}.h,v{{[0-9]+}}.h):sat
    109 define <16 x i32> @test14(<16 x i32> %a, <16 x i32> %b) #0 {
    110 entry:
    111   %0 = tail call <16 x i32> @llvm.hexagon.V6.vsubhsat(<16 x i32> %a, <16 x i32> %b)
    112   ret <16 x i32> %0
    113 }
    114 
    115 ; CHECK-LABEL: test15:
    116 ; CHECK: v{{[0-9]+}}.w = vsub(v{{[0-9]+}}.w,v{{[0-9]+}}.w):sat
    117 define <16 x i32> @test15(<16 x i32> %a, <16 x i32> %b) #0 {
    118 entry:
    119   %0 = tail call <16 x i32> @llvm.hexagon.V6.vsubwsat(<16 x i32> %a, <16 x i32> %b)
    120   ret <16 x i32> %0
    121 }
    122 
    123 ; CHECK-LABEL: test16:
    124 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.b = vadd(v{{[0-9]+}}:{{[0-9]+}}.b,v{{[0-9]+}}:{{[0-9]+}}.b)
    125 define <32 x i32> @test16(<32 x i32> %a, <32 x i32> %b) #0 {
    126 entry:
    127   %0 = tail call <32 x i32> @llvm.hexagon.V6.vaddb.dv(<32 x i32> %a, <32 x i32> %b)
    128   ret <32 x i32> %0
    129 }
    130 
    131 ; CHECK-LABEL: test17:
    132 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.h = vadd(v{{[0-9]+}}:{{[0-9]+}}.h,v{{[0-9]+}}:{{[0-9]+}}.h)
    133 define <32 x i32> @test17(<32 x i32> %a, <32 x i32> %b) #0 {
    134 entry:
    135   %0 = tail call <32 x i32> @llvm.hexagon.V6.vaddh.dv(<32 x i32> %a, <32 x i32> %b)
    136   ret <32 x i32> %0
    137 }
    138 
    139 ; CHECK-LABEL: test18:
    140 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.w = vadd(v{{[0-9]+}}:{{[0-9]+}}.w,v{{[0-9]+}}:{{[0-9]+}}.w)
    141 define <32 x i32> @test18(<32 x i32> %a, <32 x i32> %b) #0 {
    142 entry:
    143   %0 = tail call <32 x i32> @llvm.hexagon.V6.vaddw.dv(<32 x i32> %a, <32 x i32> %b)
    144   ret <32 x i32> %0
    145 }
    146 
    147 ; CHECK-LABEL: test19:
    148 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.ub = vadd(v{{[0-9]+}}:{{[0-9]+}}.ub,v{{[0-9]+}}:{{[0-9]+}}.ub):sat
    149 define <32 x i32> @test19(<32 x i32> %a, <32 x i32> %b) #0 {
    150 entry:
    151   %0 = tail call <32 x i32> @llvm.hexagon.V6.vaddubsat.dv(<32 x i32> %a, <32 x i32> %b)
    152   ret <32 x i32> %0
    153 }
    154 
    155 ; CHECK-LABEL: test20:
    156 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.uh = vadd(v{{[0-9]+}}:{{[0-9]+}}.uh,v{{[0-9]+}}:{{[0-9]+}}.uh):sat
    157 define <32 x i32> @test20(<32 x i32> %a, <32 x i32> %b) #0 {
    158 entry:
    159   %0 = tail call <32 x i32> @llvm.hexagon.V6.vadduhsat.dv(<32 x i32> %a, <32 x i32> %b)
    160   ret <32 x i32> %0
    161 }
    162 
    163 ; CHECK-LABEL: test21:
    164 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.h = vadd(v{{[0-9]+}}:{{[0-9]+}}.h,v{{[0-9]+}}:{{[0-9]+}}.h):sat
    165 define <32 x i32> @test21(<32 x i32> %a, <32 x i32> %b) #0 {
    166 entry:
    167   %0 = tail call <32 x i32> @llvm.hexagon.V6.vaddhsat.dv(<32 x i32> %a, <32 x i32> %b)
    168   ret <32 x i32> %0
    169 }
    170 
    171 ; CHECK-LABEL: test22:
    172 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.w = vadd(v{{[0-9]+}}:{{[0-9]+}}.w,v{{[0-9]+}}:{{[0-9]+}}.w):sat
    173 define <32 x i32> @test22(<32 x i32> %a, <32 x i32> %b) #0 {
    174 entry:
    175   %0 = tail call <32 x i32> @llvm.hexagon.V6.vaddwsat.dv(<32 x i32> %a, <32 x i32> %b)
    176   ret <32 x i32> %0
    177 }
    178 
    179 ; CHECK-LABEL: test23:
    180 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.b = vsub(v{{[0-9]+}}:{{[0-9]+}}.b,v{{[0-9]+}}:{{[0-9]+}}.b)
    181 define <32 x i32> @test23(<32 x i32> %a, <32 x i32> %b) #0 {
    182 entry:
    183   %0 = tail call <32 x i32> @llvm.hexagon.V6.vsubb.dv(<32 x i32> %a, <32 x i32> %b)
    184   ret <32 x i32> %0
    185 }
    186 
    187 ; CHECK-LABEL: test24:
    188 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.h = vsub(v{{[0-9]+}}:{{[0-9]+}}.h,v{{[0-9]+}}:{{[0-9]+}}.h)
    189 define <32 x i32> @test24(<32 x i32> %a, <32 x i32> %b) #0 {
    190 entry:
    191   %0 = tail call <32 x i32> @llvm.hexagon.V6.vsubh.dv(<32 x i32> %a, <32 x i32> %b)
    192   ret <32 x i32> %0
    193 }
    194 
    195 ; CHECK-LABEL: test25:
    196 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.w = vsub(v{{[0-9]+}}:{{[0-9]+}}.w,v{{[0-9]+}}:{{[0-9]+}}.w)
    197 define <32 x i32> @test25(<32 x i32> %a, <32 x i32> %b) #0 {
    198 entry:
    199   %0 = tail call <32 x i32> @llvm.hexagon.V6.vsubw.dv(<32 x i32> %a, <32 x i32> %b)
    200   ret <32 x i32> %0
    201 }
    202 
    203 ; CHECK-LABEL: test26:
    204 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.ub = vsub(v{{[0-9]+}}:{{[0-9]+}}.ub,v{{[0-9]+}}:{{[0-9]+}}.ub):sat
    205 define <32 x i32> @test26(<32 x i32> %a, <32 x i32> %b) #0 {
    206 entry:
    207   %0 = tail call <32 x i32> @llvm.hexagon.V6.vsububsat.dv(<32 x i32> %a, <32 x i32> %b)
    208   ret <32 x i32> %0
    209 }
    210 
    211 ; CHECK-LABEL: test27:
    212 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.uh = vsub(v{{[0-9]+}}:{{[0-9]+}}.uh,v{{[0-9]+}}:{{[0-9]+}}.uh):sat
    213 define <32 x i32> @test27(<32 x i32> %a, <32 x i32> %b) #0 {
    214 entry:
    215   %0 = tail call <32 x i32> @llvm.hexagon.V6.vsubuhsat.dv(<32 x i32> %a, <32 x i32> %b)
    216   ret <32 x i32> %0
    217 }
    218 
    219 ; CHECK-LABEL: test28:
    220 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.h = vsub(v{{[0-9]+}}:{{[0-9]+}}.h,v{{[0-9]+}}:{{[0-9]+}}.h):sat
    221 define <32 x i32> @test28(<32 x i32> %a, <32 x i32> %b) #0 {
    222 entry:
    223   %0 = tail call <32 x i32> @llvm.hexagon.V6.vsubhsat.dv(<32 x i32> %a, <32 x i32> %b)
    224   ret <32 x i32> %0
    225 }
    226 
    227 ; CHECK-LABEL: test29:
    228 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.w = vsub(v{{[0-9]+}}:{{[0-9]+}}.w,v{{[0-9]+}}:{{[0-9]+}}.w):sat
    229 define <32 x i32> @test29(<32 x i32> %a, <32 x i32> %b) #0 {
    230 entry:
    231   %0 = tail call <32 x i32> @llvm.hexagon.V6.vsubwsat.dv(<32 x i32> %a, <32 x i32> %b)
    232   ret <32 x i32> %0
    233 }
    234 
    235 ; CHECK-LABEL: test30:
    236 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.h = vadd(v{{[0-9]+}}.ub,v{{[0-9]+}}.ub)
    237 define <32 x i32> @test30(<16 x i32> %a, <16 x i32> %b) #0 {
    238 entry:
    239   %0 = tail call <32 x i32> @llvm.hexagon.V6.vaddubh(<16 x i32> %a, <16 x i32> %b)
    240   ret <32 x i32> %0
    241 }
    242 
    243 ; CHECK-LABEL: test31:
    244 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.w = vadd(v{{[0-9]+}}.uh,v{{[0-9]+}}.uh)
    245 define <32 x i32> @test31(<16 x i32> %a, <16 x i32> %b) #0 {
    246 entry:
    247   %0 = tail call <32 x i32> @llvm.hexagon.V6.vadduhw(<16 x i32> %a, <16 x i32> %b)
    248   ret <32 x i32> %0
    249 }
    250 
    251 ; CHECK-LABEL: test32:
    252 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.w = vadd(v{{[0-9]+}}.h,v{{[0-9]+}}.h)
    253 define <32 x i32> @test32(<16 x i32> %a, <16 x i32> %b) #0 {
    254 entry:
    255   %0 = tail call <32 x i32> @llvm.hexagon.V6.vaddhw(<16 x i32> %a, <16 x i32> %b)
    256   ret <32 x i32> %0
    257 }
    258 
    259 ; CHECK-LABEL: test33:
    260 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.h = vsub(v{{[0-9]+}}.ub,v{{[0-9]+}}.ub)
    261 define <32 x i32> @test33(<16 x i32> %a, <16 x i32> %b) #0 {
    262 entry:
    263   %0 = tail call <32 x i32> @llvm.hexagon.V6.vsububh(<16 x i32> %a, <16 x i32> %b)
    264   ret <32 x i32> %0
    265 }
    266 
    267 ; CHECK-LABEL: test34:
    268 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.w = vsub(v{{[0-9]+}}.uh,v{{[0-9]+}}.uh)
    269 define <32 x i32> @test34(<16 x i32> %a, <16 x i32> %b) #0 {
    270 entry:
    271   %0 = tail call <32 x i32> @llvm.hexagon.V6.vsubuhw(<16 x i32> %a, <16 x i32> %b)
    272   ret <32 x i32> %0
    273 }
    274 
    275 ; CHECK-LABEL: test35:
    276 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.w = vsub(v{{[0-9]+}}.h,v{{[0-9]+}}.h)
    277 define <32 x i32> @test35(<16 x i32> %a, <16 x i32> %b) #0 {
    278 entry:
    279   %0 = tail call <32 x i32> @llvm.hexagon.V6.vsubhw(<16 x i32> %a, <16 x i32> %b)
    280   ret <32 x i32> %0
    281 }
    282 
    283 ; CHECK-LABEL: test36:
    284 ; CHECK: v{{[0-9]+}}.ub = vabsdiff(v{{[0-9]+}}.ub,v{{[0-9]+}}.ub)
    285 define <16 x i32> @test36(<16 x i32> %a, <16 x i32> %b) #0 {
    286 entry:
    287   %0 = tail call <16 x i32> @llvm.hexagon.V6.vabsdiffub(<16 x i32> %a, <16 x i32> %b)
    288   ret <16 x i32> %0
    289 }
    290 
    291 ; CHECK-LABEL: test37:
    292 ; CHECK: v{{[0-9]+}}.uh = vabsdiff(v{{[0-9]+}}.h,v{{[0-9]+}}.h)
    293 define <16 x i32> @test37(<16 x i32> %a, <16 x i32> %b) #0 {
    294 entry:
    295   %0 = tail call <16 x i32> @llvm.hexagon.V6.vabsdiffh(<16 x i32> %a, <16 x i32> %b)
    296   ret <16 x i32> %0
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    299 ; CHECK-LABEL: test38:
    300 ; CHECK: v{{[0-9]+}}.uh = vabsdiff(v{{[0-9]+}}.uh,v{{[0-9]+}}.uh)
    301 define <16 x i32> @test38(<16 x i32> %a, <16 x i32> %b) #0 {
    302 entry:
    303   %0 = tail call <16 x i32> @llvm.hexagon.V6.vabsdiffuh(<16 x i32> %a, <16 x i32> %b)
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    309 define <16 x i32> @test39(<16 x i32> %a, <16 x i32> %b) #0 {
    310 entry:
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    317 define <16 x i32> @test40(<16 x i32> %a, <16 x i32> %b) #0 {
    318 entry:
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    323 ; CHECK-LABEL: test41:
    324 ; CHECK: v{{[0-9]+}}.uh = vavg(v{{[0-9]+}}.uh,v{{[0-9]+}}.uh)
    325 define <16 x i32> @test41(<16 x i32> %a, <16 x i32> %b) #0 {
    326 entry:
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    331 ; CHECK-LABEL: test42:
    332 ; CHECK: v{{[0-9]+}}.h = vavg(v{{[0-9]+}}.h,v{{[0-9]+}}.h)
    333 define <16 x i32> @test42(<16 x i32> %a, <16 x i32> %b) #0 {
    334 entry:
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    340 ; CHECK: v{{[0-9]+}}.w = vavg(v{{[0-9]+}}.w,v{{[0-9]+}}.w)
    341 define <16 x i32> @test43(<16 x i32> %a, <16 x i32> %b) #0 {
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    400   ret <16 x i32> %0
    401 }
    402 
    403 ; CHECK-LABEL: test51:
    404 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.h = vmpa(v{{[0-9]+}}:{{[0-9]+}}.ub,v{{[0-9]+}}:{{[0-9]+}}.ub)
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    406 entry:
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    411 ; CHECK-LABEL: test52:
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    420 ; CHECK: v{{[0-9]+}}.uh = vmin(v{{[0-9]+}}.uh,v{{[0-9]+}}.uh)
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    454 entry:
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    462 entry:
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    468 ; CHECK: v{{[0-9]+}}.w = vmax(v{{[0-9]+}}.w,v{{[0-9]+}}.w)
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    477 define <16 x i32> @test60(<16 x i32> %a, <16 x i32> %b) #0 {
    478 entry:
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    484 ; CHECK: v{{[0-9]+}} = vrdelta(v{{[0-9]+}},v{{[0-9]+}})
    485 define <16 x i32> @test61(<16 x i32> %a, <16 x i32> %b) #0 {
    486 entry:
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    492 ; CHECK: v{{[0-9]+}}.b = vdeale(v{{[0-9]+}}.b,v{{[0-9]+}}.b)
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    494 entry:
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    501 define <16 x i32> @test63(<16 x i32> %a, <16 x i32> %b) #0 {
    502 entry:
    503   %0 = tail call <16 x i32> @llvm.hexagon.V6.vshuffeb(<16 x i32> %a, <16 x i32> %b)
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    506 
    507 ; CHECK-LABEL: test64:
    508 ; CHECK: v{{[0-9]+}}.b = vshuffo(v{{[0-9]+}}.b,v{{[0-9]+}}.b)
    509 define <16 x i32> @test64(<16 x i32> %a, <16 x i32> %b) #0 {
    510 entry:
    511   %0 = tail call <16 x i32> @llvm.hexagon.V6.vshuffob(<16 x i32> %a, <16 x i32> %b)
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    516 ; CHECK: v{{[0-9]+}}.h = vshuffe(v{{[0-9]+}}.h,v{{[0-9]+}}.h)
    517 define <16 x i32> @test65(<16 x i32> %a, <16 x i32> %b) #0 {
    518 entry:
    519   %0 = tail call <16 x i32> @llvm.hexagon.V6.vshufeh(<16 x i32> %a, <16 x i32> %b)
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    522 
    523 ; CHECK-LABEL: test66:
    524 ; CHECK: v{{[0-9]+}}.h = vshuffo(v{{[0-9]+}}.h,v{{[0-9]+}}.h)
    525 define <16 x i32> @test66(<16 x i32> %a, <16 x i32> %b) #0 {
    526 entry:
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    530 
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    532 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.h = vshuffoe(v{{[0-9]+}}.h,v{{[0-9]+}}.h)
    533 define <32 x i32> @test67(<16 x i32> %a, <16 x i32> %b) #0 {
    534 entry:
    535   %0 = tail call <32 x i32> @llvm.hexagon.V6.vshufoeh(<16 x i32> %a, <16 x i32> %b)
    536   ret <32 x i32> %0
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    538 
    539 ; CHECK-LABEL: test68:
    540 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.b = vshuffoe(v{{[0-9]+}}.b,v{{[0-9]+}}.b)
    541 define <32 x i32> @test68(<16 x i32> %a, <16 x i32> %b) #0 {
    542 entry:
    543   %0 = tail call <32 x i32> @llvm.hexagon.V6.vshufoeb(<16 x i32> %a, <16 x i32> %b)
    544   ret <32 x i32> %0
    545 }
    546 
    547 ; CHECK-LABEL: test69:
    548 ; CHECK: v{{[0-9]+}}:{{[0-9]+}} = vcombine(v{{[0-9]+}},v{{[0-9]+}})
    549 define <32 x i32> @test69(<16 x i32> %a, <16 x i32> %b) #0 {
    550 entry:
    551   %0 = tail call <32 x i32> @llvm.hexagon.V6.vcombine(<16 x i32> %a, <16 x i32> %b)
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    554 
    555 ; CHECK-LABEL: test70:
    556 ; CHECK: v{{[0-9]+}}.ub = vsat(v{{[0-9]+}}.h,v{{[0-9]+}}.h)
    557 define <16 x i32> @test70(<16 x i32> %a, <16 x i32> %b) #0 {
    558 entry:
    559   %0 = tail call <16 x i32> @llvm.hexagon.V6.vsathub(<16 x i32> %a, <16 x i32> %b)
    560   ret <16 x i32> %0
    561 }
    562 
    563 ; CHECK-LABEL: test71:
    564 ; CHECK: v{{[0-9]+}}.h = vsat(v{{[0-9]+}}.w,v{{[0-9]+}}.w)
    565 define <16 x i32> @test71(<16 x i32> %a, <16 x i32> %b) #0 {
    566 entry:
    567   %0 = tail call <16 x i32> @llvm.hexagon.V6.vsatwh(<16 x i32> %a, <16 x i32> %b)
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    570 
    571 ; CHECK-LABEL: test72:
    572 ; CHECK: v{{[0-9]+}}.h = vround(v{{[0-9]+}}.w,v{{[0-9]+}}.w):sat
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    574 entry:
    575   %0 = tail call <16 x i32> @llvm.hexagon.V6.vroundwh(<16 x i32> %a, <16 x i32> %b)
    576   ret <16 x i32> %0
    577 }
    578 
    579 ; CHECK-LABEL: test73:
    580 ; CHECK: v{{[0-9]+}}.uh = vround(v{{[0-9]+}}.w,v{{[0-9]+}}.w):sat
    581 define <16 x i32> @test73(<16 x i32> %a, <16 x i32> %b) #0 {
    582 entry:
    583   %0 = tail call <16 x i32> @llvm.hexagon.V6.vroundwuh(<16 x i32> %a, <16 x i32> %b)
    584   ret <16 x i32> %0
    585 }
    586 
    587 ; CHECK-LABEL: test74:
    588 ; CHECK: v{{[0-9]+}}.b = vround(v{{[0-9]+}}.h,v{{[0-9]+}}.h):sat
    589 define <16 x i32> @test74(<16 x i32> %a, <16 x i32> %b) #0 {
    590 entry:
    591   %0 = tail call <16 x i32> @llvm.hexagon.V6.vroundhb(<16 x i32> %a, <16 x i32> %b)
    592   ret <16 x i32> %0
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    594 
    595 ; CHECK-LABEL: test75:
    596 ; CHECK: v{{[0-9]+}}.ub = vround(v{{[0-9]+}}.h,v{{[0-9]+}}.h):sat
    597 define <16 x i32> @test75(<16 x i32> %a, <16 x i32> %b) #0 {
    598 entry:
    599   %0 = tail call <16 x i32> @llvm.hexagon.V6.vroundhub(<16 x i32> %a, <16 x i32> %b)
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    603 ; CHECK-LABEL: test76:
    604 ; CHECK: v{{[0-9]+}}.w = vasr(v{{[0-9]+}}.w,v{{[0-9]+}}.w)
    605 define <16 x i32> @test76(<16 x i32> %a, <16 x i32> %b) #0 {
    606 entry:
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    611 ; CHECK-LABEL: test77:
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    614 entry:
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    619 ; CHECK-LABEL: test78:
    620 ; CHECK: v{{[0-9]+}}.h = vlsr(v{{[0-9]+}}.h,v{{[0-9]+}}.h)
    621 define <16 x i32> @test78(<16 x i32> %a, <16 x i32> %b) #0 {
    622 entry:
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    628 ; CHECK: v{{[0-9]+}}.h = vasr(v{{[0-9]+}}.h,v{{[0-9]+}}.h)
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    652 ; CHECK: v{{[0-9]+}}.b = vadd(v{{[0-9]+}}.b,v{{[0-9]+}}.b)
    653 define <16 x i32> @test82(<16 x i32> %a, <16 x i32> %b) #0 {
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    655   %0 = tail call <16 x i32> @llvm.hexagon.V6.vaddb(<16 x i32> %a, <16 x i32> %b)
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    660 ; CHECK: v{{[0-9]+}}.h = vadd(v{{[0-9]+}}.h,v{{[0-9]+}}.h)
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    670 entry:
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    702 
    703 ; CHECK-LABEL: test88:
    704 ; CHECK: if (!q{{[0-3]}}) v{{[0-9]+}}.h += v{{[0-9]+}}.h
    705 define <16 x i32> @test88(<16 x i32> %a, <16 x i32> %b, <16 x i32> %c) #0 {
    706 entry:
    707   %0 = bitcast <16 x i32> %a to <512 x i1>
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    713 ; CHECK: if (!q{{[0-3]}}) v{{[0-9]+}}.w += v{{[0-9]+}}.w
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    724 entry:
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    768 define <16 x i32> @test95(<16 x i32> %a, <16 x i32> %b, <16 x i32> %c) #0 {
    769 entry:
    770   %0 = bitcast <16 x i32> %a to <512 x i1>
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    858 entry:
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    866 entry:
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    872 ; CHECK: v{{[0-9]+}}.b = vshuff(v{{[0-9]+}}.b)
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    874 entry:
    875   %0 = tail call <16 x i32> @llvm.hexagon.V6.vshuffb(<16 x i32> %a)
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    880 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.uh = vzxt(v{{[0-9]+}}.ub)
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    882 entry:
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    888 ; CHECK: v{{[0-9]+}}:{{[0-9]+}}.uw = vzxt(v{{[0-9]+}}.uh)
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    898 entry:
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    906 entry:
    907   %0 = tail call <32 x i32> @llvm.hexagon.V6.vsh(<16 x i32> %a)
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    914 entry:
    915   %0 = tail call <16 x i32> @llvm.hexagon.V6.vassign(<16 x i32> %a)
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   1034 
   1035