1 // SPDX-License-Identifier: GPL-2.0+ 2 /****************************************************************************** 3 * (c) Copyright 2010-2014 Xilinx, Inc. All rights reserved. 4 ******************************************************************************/ 5 /****************************************************************************/ 6 /** 7 * 8 * @file ps7_init_gpl.c 9 * 10 * This file is automatically generated 11 * 12 *****************************************************************************/ 13 14 #include <asm/arch/ps7_init_gpl.h> 15 16 unsigned long ps7_pll_init_data_3_0[] = { 17 // START: top 18 // .. START: SLCR SETTINGS 19 // .. UNLOCK_KEY = 0XDF0D 20 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 21 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 22 // .. 23 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 24 // .. FINISH: SLCR SETTINGS 25 // .. START: PLL SLCR REGISTERS 26 // .. .. START: ARM PLL INIT 27 // .. .. PLL_RES = 0x2 28 // .. .. ==> 0XF8000110[7:4] = 0x00000002U 29 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 30 // .. .. PLL_CP = 0x2 31 // .. .. ==> 0XF8000110[11:8] = 0x00000002U 32 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 33 // .. .. LOCK_CNT = 0xfa 34 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU 35 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U 36 // .. .. 37 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U), 38 // .. .. .. START: UPDATE FB_DIV 39 // .. .. .. PLL_FDIV = 0x28 40 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U 41 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U 42 // .. .. .. 43 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U), 44 // .. .. .. FINISH: UPDATE FB_DIV 45 // .. .. .. START: BY PASS PLL 46 // .. .. .. PLL_BYPASS_FORCE = 1 47 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U 48 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 49 // .. .. .. 50 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U), 51 // .. .. .. FINISH: BY PASS PLL 52 // .. .. .. START: ASSERT RESET 53 // .. .. .. PLL_RESET = 1 54 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U 55 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 56 // .. .. .. 57 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U), 58 // .. .. .. FINISH: ASSERT RESET 59 // .. .. .. START: DEASSERT RESET 60 // .. .. .. PLL_RESET = 0 61 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U 62 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 63 // .. .. .. 64 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U), 65 // .. .. .. FINISH: DEASSERT RESET 66 // .. .. .. START: CHECK PLL STATUS 67 // .. .. .. ARM_PLL_LOCK = 1 68 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U 69 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 70 // .. .. .. 71 EMIT_MASKPOLL(0XF800010C, 0x00000001U), 72 // .. .. .. FINISH: CHECK PLL STATUS 73 // .. .. .. START: REMOVE PLL BY PASS 74 // .. .. .. PLL_BYPASS_FORCE = 0 75 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U 76 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 77 // .. .. .. 78 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U), 79 // .. .. .. FINISH: REMOVE PLL BY PASS 80 // .. .. .. SRCSEL = 0x0 81 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U 82 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 83 // .. .. .. DIVISOR = 0x2 84 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U 85 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U 86 // .. .. .. CPU_6OR4XCLKACT = 0x1 87 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U 88 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 89 // .. .. .. CPU_3OR2XCLKACT = 0x1 90 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U 91 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U 92 // .. .. .. CPU_2XCLKACT = 0x1 93 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U 94 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 95 // .. .. .. CPU_1XCLKACT = 0x1 96 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U 97 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 98 // .. .. .. CPU_PERI_CLKACT = 0x1 99 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U 100 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 101 // .. .. .. 102 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U), 103 // .. .. FINISH: ARM PLL INIT 104 // .. .. START: DDR PLL INIT 105 // .. .. PLL_RES = 0x2 106 // .. .. ==> 0XF8000114[7:4] = 0x00000002U 107 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 108 // .. .. PLL_CP = 0x2 109 // .. .. ==> 0XF8000114[11:8] = 0x00000002U 110 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 111 // .. .. LOCK_CNT = 0x12c 112 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU 113 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U 114 // .. .. 115 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U), 116 // .. .. .. START: UPDATE FB_DIV 117 // .. .. .. PLL_FDIV = 0x20 118 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U 119 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U 120 // .. .. .. 121 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U), 122 // .. .. .. FINISH: UPDATE FB_DIV 123 // .. .. .. START: BY PASS PLL 124 // .. .. .. PLL_BYPASS_FORCE = 1 125 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U 126 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 127 // .. .. .. 128 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U), 129 // .. .. .. FINISH: BY PASS PLL 130 // .. .. .. START: ASSERT RESET 131 // .. .. .. PLL_RESET = 1 132 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U 133 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 134 // .. .. .. 135 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U), 136 // .. .. .. FINISH: ASSERT RESET 137 // .. .. .. START: DEASSERT RESET 138 // .. .. .. PLL_RESET = 0 139 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U 140 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 141 // .. .. .. 142 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U), 143 // .. .. .. FINISH: DEASSERT RESET 144 // .. .. .. START: CHECK PLL STATUS 145 // .. .. .. DDR_PLL_LOCK = 1 146 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U 147 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 148 // .. .. .. 149 EMIT_MASKPOLL(0XF800010C, 0x00000002U), 150 // .. .. .. FINISH: CHECK PLL STATUS 151 // .. .. .. START: REMOVE PLL BY PASS 152 // .. .. .. PLL_BYPASS_FORCE = 0 153 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U 154 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 155 // .. .. .. 156 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U), 157 // .. .. .. FINISH: REMOVE PLL BY PASS 158 // .. .. .. DDR_3XCLKACT = 0x1 159 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U 160 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 161 // .. .. .. DDR_2XCLKACT = 0x1 162 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U 163 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 164 // .. .. .. DDR_3XCLK_DIVISOR = 0x2 165 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U 166 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U 167 // .. .. .. DDR_2XCLK_DIVISOR = 0x3 168 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U 169 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U 170 // .. .. .. 171 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U), 172 // .. .. FINISH: DDR PLL INIT 173 // .. .. START: IO PLL INIT 174 // .. .. PLL_RES = 0xc 175 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU 176 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U 177 // .. .. PLL_CP = 0x2 178 // .. .. ==> 0XF8000118[11:8] = 0x00000002U 179 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 180 // .. .. LOCK_CNT = 0x145 181 // .. .. ==> 0XF8000118[21:12] = 0x00000145U 182 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U 183 // .. .. 184 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U), 185 // .. .. .. START: UPDATE FB_DIV 186 // .. .. .. PLL_FDIV = 0x1e 187 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU 188 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U 189 // .. .. .. 190 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U), 191 // .. .. .. FINISH: UPDATE FB_DIV 192 // .. .. .. START: BY PASS PLL 193 // .. .. .. PLL_BYPASS_FORCE = 1 194 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U 195 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 196 // .. .. .. 197 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U), 198 // .. .. .. FINISH: BY PASS PLL 199 // .. .. .. START: ASSERT RESET 200 // .. .. .. PLL_RESET = 1 201 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U 202 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 203 // .. .. .. 204 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U), 205 // .. .. .. FINISH: ASSERT RESET 206 // .. .. .. START: DEASSERT RESET 207 // .. .. .. PLL_RESET = 0 208 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U 209 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 210 // .. .. .. 211 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U), 212 // .. .. .. FINISH: DEASSERT RESET 213 // .. .. .. START: CHECK PLL STATUS 214 // .. .. .. IO_PLL_LOCK = 1 215 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U 216 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 217 // .. .. .. 218 EMIT_MASKPOLL(0XF800010C, 0x00000004U), 219 // .. .. .. FINISH: CHECK PLL STATUS 220 // .. .. .. START: REMOVE PLL BY PASS 221 // .. .. .. PLL_BYPASS_FORCE = 0 222 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U 223 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 224 // .. .. .. 225 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U), 226 // .. .. .. FINISH: REMOVE PLL BY PASS 227 // .. .. FINISH: IO PLL INIT 228 // .. FINISH: PLL SLCR REGISTERS 229 // .. START: LOCK IT BACK 230 // .. LOCK_KEY = 0X767B 231 // .. ==> 0XF8000004[15:0] = 0x0000767BU 232 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 233 // .. 234 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 235 // .. FINISH: LOCK IT BACK 236 // FINISH: top 237 // 238 EMIT_EXIT(), 239 240 // 241 }; 242 243 unsigned long ps7_clock_init_data_3_0[] = { 244 // START: top 245 // .. START: SLCR SETTINGS 246 // .. UNLOCK_KEY = 0XDF0D 247 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 248 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 249 // .. 250 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 251 // .. FINISH: SLCR SETTINGS 252 // .. START: CLOCK CONTROL SLCR REGISTERS 253 // .. CLKACT = 0x1 254 // .. ==> 0XF8000128[0:0] = 0x00000001U 255 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 256 // .. DIVISOR0 = 0x23 257 // .. ==> 0XF8000128[13:8] = 0x00000023U 258 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U 259 // .. DIVISOR1 = 0x3 260 // .. ==> 0XF8000128[25:20] = 0x00000003U 261 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U 262 // .. 263 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U), 264 // .. CLKACT = 0x1 265 // .. ==> 0XF8000138[0:0] = 0x00000001U 266 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 267 // .. SRCSEL = 0x0 268 // .. ==> 0XF8000138[4:4] = 0x00000000U 269 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 270 // .. 271 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U), 272 // .. CLKACT = 0x1 273 // .. ==> 0XF8000140[0:0] = 0x00000001U 274 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 275 // .. SRCSEL = 0x0 276 // .. ==> 0XF8000140[6:4] = 0x00000000U 277 // .. ==> MASK : 0x00000070U VAL : 0x00000000U 278 // .. DIVISOR = 0x8 279 // .. ==> 0XF8000140[13:8] = 0x00000008U 280 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U 281 // .. DIVISOR1 = 0x5 282 // .. ==> 0XF8000140[25:20] = 0x00000005U 283 // .. ==> MASK : 0x03F00000U VAL : 0x00500000U 284 // .. 285 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U), 286 // .. CLKACT = 0x1 287 // .. ==> 0XF800014C[0:0] = 0x00000001U 288 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 289 // .. SRCSEL = 0x0 290 // .. ==> 0XF800014C[5:4] = 0x00000000U 291 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 292 // .. DIVISOR = 0x5 293 // .. ==> 0XF800014C[13:8] = 0x00000005U 294 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 295 // .. 296 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U), 297 // .. CLKACT0 = 0x1 298 // .. ==> 0XF8000150[0:0] = 0x00000001U 299 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 300 // .. CLKACT1 = 0x0 301 // .. ==> 0XF8000150[1:1] = 0x00000000U 302 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 303 // .. SRCSEL = 0x0 304 // .. ==> 0XF8000150[5:4] = 0x00000000U 305 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 306 // .. DIVISOR = 0x14 307 // .. ==> 0XF8000150[13:8] = 0x00000014U 308 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 309 // .. 310 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U), 311 // .. CLKACT0 = 0x0 312 // .. ==> 0XF8000154[0:0] = 0x00000000U 313 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 314 // .. CLKACT1 = 0x1 315 // .. ==> 0XF8000154[1:1] = 0x00000001U 316 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 317 // .. SRCSEL = 0x0 318 // .. ==> 0XF8000154[5:4] = 0x00000000U 319 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 320 // .. DIVISOR = 0x14 321 // .. ==> 0XF8000154[13:8] = 0x00000014U 322 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 323 // .. 324 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U), 325 // .. CLKACT = 0x1 326 // .. ==> 0XF8000168[0:0] = 0x00000001U 327 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 328 // .. SRCSEL = 0x0 329 // .. ==> 0XF8000168[5:4] = 0x00000000U 330 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 331 // .. DIVISOR = 0x5 332 // .. ==> 0XF8000168[13:8] = 0x00000005U 333 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 334 // .. 335 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U), 336 // .. SRCSEL = 0x0 337 // .. ==> 0XF8000170[5:4] = 0x00000000U 338 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 339 // .. DIVISOR0 = 0x14 340 // .. ==> 0XF8000170[13:8] = 0x00000014U 341 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 342 // .. DIVISOR1 = 0x1 343 // .. ==> 0XF8000170[25:20] = 0x00000001U 344 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 345 // .. 346 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U), 347 // .. SRCSEL = 0x0 348 // .. ==> 0XF8000180[5:4] = 0x00000000U 349 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 350 // .. DIVISOR0 = 0x14 351 // .. ==> 0XF8000180[13:8] = 0x00000014U 352 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 353 // .. DIVISOR1 = 0x1 354 // .. ==> 0XF8000180[25:20] = 0x00000001U 355 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 356 // .. 357 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U), 358 // .. SRCSEL = 0x0 359 // .. ==> 0XF8000190[5:4] = 0x00000000U 360 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 361 // .. DIVISOR0 = 0x14 362 // .. ==> 0XF8000190[13:8] = 0x00000014U 363 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 364 // .. DIVISOR1 = 0x1 365 // .. ==> 0XF8000190[25:20] = 0x00000001U 366 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 367 // .. 368 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U), 369 // .. SRCSEL = 0x0 370 // .. ==> 0XF80001A0[5:4] = 0x00000000U 371 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 372 // .. DIVISOR0 = 0x14 373 // .. ==> 0XF80001A0[13:8] = 0x00000014U 374 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 375 // .. DIVISOR1 = 0x1 376 // .. ==> 0XF80001A0[25:20] = 0x00000001U 377 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 378 // .. 379 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U), 380 // .. CLK_621_TRUE = 0x1 381 // .. ==> 0XF80001C4[0:0] = 0x00000001U 382 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 383 // .. 384 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U), 385 // .. DMA_CPU_2XCLKACT = 0x1 386 // .. ==> 0XF800012C[0:0] = 0x00000001U 387 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 388 // .. USB0_CPU_1XCLKACT = 0x1 389 // .. ==> 0XF800012C[2:2] = 0x00000001U 390 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 391 // .. USB1_CPU_1XCLKACT = 0x1 392 // .. ==> 0XF800012C[3:3] = 0x00000001U 393 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 394 // .. GEM0_CPU_1XCLKACT = 0x1 395 // .. ==> 0XF800012C[6:6] = 0x00000001U 396 // .. ==> MASK : 0x00000040U VAL : 0x00000040U 397 // .. GEM1_CPU_1XCLKACT = 0x0 398 // .. ==> 0XF800012C[7:7] = 0x00000000U 399 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 400 // .. SDI0_CPU_1XCLKACT = 0x1 401 // .. ==> 0XF800012C[10:10] = 0x00000001U 402 // .. ==> MASK : 0x00000400U VAL : 0x00000400U 403 // .. SDI1_CPU_1XCLKACT = 0x0 404 // .. ==> 0XF800012C[11:11] = 0x00000000U 405 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 406 // .. SPI0_CPU_1XCLKACT = 0x0 407 // .. ==> 0XF800012C[14:14] = 0x00000000U 408 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 409 // .. SPI1_CPU_1XCLKACT = 0x0 410 // .. ==> 0XF800012C[15:15] = 0x00000000U 411 // .. ==> MASK : 0x00008000U VAL : 0x00000000U 412 // .. CAN0_CPU_1XCLKACT = 0x0 413 // .. ==> 0XF800012C[16:16] = 0x00000000U 414 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 415 // .. CAN1_CPU_1XCLKACT = 0x0 416 // .. ==> 0XF800012C[17:17] = 0x00000000U 417 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 418 // .. I2C0_CPU_1XCLKACT = 0x1 419 // .. ==> 0XF800012C[18:18] = 0x00000001U 420 // .. ==> MASK : 0x00040000U VAL : 0x00040000U 421 // .. I2C1_CPU_1XCLKACT = 0x1 422 // .. ==> 0XF800012C[19:19] = 0x00000001U 423 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 424 // .. UART0_CPU_1XCLKACT = 0x0 425 // .. ==> 0XF800012C[20:20] = 0x00000000U 426 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 427 // .. UART1_CPU_1XCLKACT = 0x1 428 // .. ==> 0XF800012C[21:21] = 0x00000001U 429 // .. ==> MASK : 0x00200000U VAL : 0x00200000U 430 // .. GPIO_CPU_1XCLKACT = 0x1 431 // .. ==> 0XF800012C[22:22] = 0x00000001U 432 // .. ==> MASK : 0x00400000U VAL : 0x00400000U 433 // .. LQSPI_CPU_1XCLKACT = 0x1 434 // .. ==> 0XF800012C[23:23] = 0x00000001U 435 // .. ==> MASK : 0x00800000U VAL : 0x00800000U 436 // .. SMC_CPU_1XCLKACT = 0x1 437 // .. ==> 0XF800012C[24:24] = 0x00000001U 438 // .. ==> MASK : 0x01000000U VAL : 0x01000000U 439 // .. 440 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU), 441 // .. FINISH: CLOCK CONTROL SLCR REGISTERS 442 // .. START: THIS SHOULD BE BLANK 443 // .. FINISH: THIS SHOULD BE BLANK 444 // .. START: LOCK IT BACK 445 // .. LOCK_KEY = 0X767B 446 // .. ==> 0XF8000004[15:0] = 0x0000767BU 447 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 448 // .. 449 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 450 // .. FINISH: LOCK IT BACK 451 // FINISH: top 452 // 453 EMIT_EXIT(), 454 455 // 456 }; 457 458 unsigned long ps7_ddr_init_data_3_0[] = { 459 // START: top 460 // .. START: DDR INITIALIZATION 461 // .. .. START: LOCK DDR 462 // .. .. reg_ddrc_soft_rstb = 0 463 // .. .. ==> 0XF8006000[0:0] = 0x00000000U 464 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 465 // .. .. reg_ddrc_powerdown_en = 0x0 466 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 467 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 468 // .. .. reg_ddrc_data_bus_width = 0x0 469 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 470 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 471 // .. .. reg_ddrc_burst8_refresh = 0x0 472 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 473 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 474 // .. .. reg_ddrc_rdwr_idle_gap = 0x1 475 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 476 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 477 // .. .. reg_ddrc_dis_rd_bypass = 0x0 478 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 479 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 480 // .. .. reg_ddrc_dis_act_bypass = 0x0 481 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 482 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 483 // .. .. reg_ddrc_dis_auto_refresh = 0x0 484 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 485 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 486 // .. .. 487 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U), 488 // .. .. FINISH: LOCK DDR 489 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81 490 // .. .. ==> 0XF8006004[11:0] = 0x00000081U 491 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U 492 // .. .. reserved_reg_ddrc_active_ranks = 0x1 493 // .. .. ==> 0XF8006004[13:12] = 0x00000001U 494 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U 495 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 496 // .. .. ==> 0XF8006004[18:14] = 0x00000000U 497 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U 498 // .. .. 499 EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU ,0x00001081U), 500 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf 501 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU 502 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU 503 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf 504 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU 505 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U 506 // .. .. reg_ddrc_hpr_xact_run_length = 0xf 507 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU 508 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U 509 // .. .. 510 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU), 511 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 512 // .. .. ==> 0XF800600C[10:0] = 0x00000001U 513 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 514 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 515 // .. .. ==> 0XF800600C[21:11] = 0x00000002U 516 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U 517 // .. .. reg_ddrc_lpr_xact_run_length = 0x8 518 // .. .. ==> 0XF800600C[25:22] = 0x00000008U 519 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U 520 // .. .. 521 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U), 522 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 523 // .. .. ==> 0XF8006010[10:0] = 0x00000001U 524 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 525 // .. .. reg_ddrc_w_xact_run_length = 0x8 526 // .. .. ==> 0XF8006010[14:11] = 0x00000008U 527 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U 528 // .. .. reg_ddrc_w_max_starve_x32 = 0x2 529 // .. .. ==> 0XF8006010[25:15] = 0x00000002U 530 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U 531 // .. .. 532 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U), 533 // .. .. reg_ddrc_t_rc = 0x1b 534 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU 535 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU 536 // .. .. reg_ddrc_t_rfc_min = 0x56 537 // .. .. ==> 0XF8006014[13:6] = 0x00000056U 538 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U 539 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 540 // .. .. ==> 0XF8006014[20:14] = 0x00000010U 541 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U 542 // .. .. 543 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU), 544 // .. .. reg_ddrc_wr2pre = 0x12 545 // .. .. ==> 0XF8006018[4:0] = 0x00000012U 546 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U 547 // .. .. reg_ddrc_powerdown_to_x32 = 0x6 548 // .. .. ==> 0XF8006018[9:5] = 0x00000006U 549 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U 550 // .. .. reg_ddrc_t_faw = 0x10 551 // .. .. ==> 0XF8006018[15:10] = 0x00000010U 552 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00004000U 553 // .. .. reg_ddrc_t_ras_max = 0x24 554 // .. .. ==> 0XF8006018[21:16] = 0x00000024U 555 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U 556 // .. .. reg_ddrc_t_ras_min = 0x14 557 // .. .. ==> 0XF8006018[26:22] = 0x00000014U 558 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U 559 // .. .. reg_ddrc_t_cke = 0x4 560 // .. .. ==> 0XF8006018[31:28] = 0x00000004U 561 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U 562 // .. .. 563 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U), 564 // .. .. reg_ddrc_write_latency = 0x5 565 // .. .. ==> 0XF800601C[4:0] = 0x00000005U 566 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U 567 // .. .. reg_ddrc_rd2wr = 0x7 568 // .. .. ==> 0XF800601C[9:5] = 0x00000007U 569 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U 570 // .. .. reg_ddrc_wr2rd = 0xe 571 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU 572 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U 573 // .. .. reg_ddrc_t_xp = 0x4 574 // .. .. ==> 0XF800601C[19:15] = 0x00000004U 575 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U 576 // .. .. reg_ddrc_pad_pd = 0x0 577 // .. .. ==> 0XF800601C[22:20] = 0x00000000U 578 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U 579 // .. .. reg_ddrc_rd2pre = 0x4 580 // .. .. ==> 0XF800601C[27:23] = 0x00000004U 581 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U 582 // .. .. reg_ddrc_t_rcd = 0x7 583 // .. .. ==> 0XF800601C[31:28] = 0x00000007U 584 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 585 // .. .. 586 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U), 587 // .. .. reg_ddrc_t_ccd = 0x4 588 // .. .. ==> 0XF8006020[4:2] = 0x00000004U 589 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U 590 // .. .. reg_ddrc_t_rrd = 0x4 591 // .. .. ==> 0XF8006020[7:5] = 0x00000004U 592 // .. .. ==> MASK : 0x000000E0U VAL : 0x00000080U 593 // .. .. reg_ddrc_refresh_margin = 0x2 594 // .. .. ==> 0XF8006020[11:8] = 0x00000002U 595 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 596 // .. .. reg_ddrc_t_rp = 0x7 597 // .. .. ==> 0XF8006020[15:12] = 0x00000007U 598 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U 599 // .. .. reg_ddrc_refresh_to_x32 = 0x8 600 // .. .. ==> 0XF8006020[20:16] = 0x00000008U 601 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U 602 // .. .. reg_ddrc_mobile = 0x0 603 // .. .. ==> 0XF8006020[22:22] = 0x00000000U 604 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 605 // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0 606 // .. .. ==> 0XF8006020[23:23] = 0x00000000U 607 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 608 // .. .. reg_ddrc_read_latency = 0x7 609 // .. .. ==> 0XF8006020[28:24] = 0x00000007U 610 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U 611 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1 612 // .. .. ==> 0XF8006020[29:29] = 0x00000001U 613 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U 614 // .. .. reg_ddrc_dis_pad_pd = 0x0 615 // .. .. ==> 0XF8006020[30:30] = 0x00000000U 616 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 617 // .. .. 618 EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU ,0x27087290U), 619 // .. .. reg_ddrc_en_2t_timing_mode = 0x0 620 // .. .. ==> 0XF8006024[0:0] = 0x00000000U 621 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 622 // .. .. reg_ddrc_prefer_write = 0x0 623 // .. .. ==> 0XF8006024[1:1] = 0x00000000U 624 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 625 // .. .. reg_ddrc_mr_wr = 0x0 626 // .. .. ==> 0XF8006024[6:6] = 0x00000000U 627 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 628 // .. .. reg_ddrc_mr_addr = 0x0 629 // .. .. ==> 0XF8006024[8:7] = 0x00000000U 630 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U 631 // .. .. reg_ddrc_mr_data = 0x0 632 // .. .. ==> 0XF8006024[24:9] = 0x00000000U 633 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U 634 // .. .. ddrc_reg_mr_wr_busy = 0x0 635 // .. .. ==> 0XF8006024[25:25] = 0x00000000U 636 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 637 // .. .. reg_ddrc_mr_type = 0x0 638 // .. .. ==> 0XF8006024[26:26] = 0x00000000U 639 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 640 // .. .. reg_ddrc_mr_rdata_valid = 0x0 641 // .. .. ==> 0XF8006024[27:27] = 0x00000000U 642 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 643 // .. .. 644 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U ,0x00000000U), 645 // .. .. reg_ddrc_final_wait_x32 = 0x7 646 // .. .. ==> 0XF8006028[6:0] = 0x00000007U 647 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U 648 // .. .. reg_ddrc_pre_ocd_x32 = 0x0 649 // .. .. ==> 0XF8006028[10:7] = 0x00000000U 650 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U 651 // .. .. reg_ddrc_t_mrd = 0x4 652 // .. .. ==> 0XF8006028[13:11] = 0x00000004U 653 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U 654 // .. .. 655 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U), 656 // .. .. reg_ddrc_emr2 = 0x8 657 // .. .. ==> 0XF800602C[15:0] = 0x00000008U 658 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U 659 // .. .. reg_ddrc_emr3 = 0x0 660 // .. .. ==> 0XF800602C[31:16] = 0x00000000U 661 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U 662 // .. .. 663 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U), 664 // .. .. reg_ddrc_mr = 0x930 665 // .. .. ==> 0XF8006030[15:0] = 0x00000930U 666 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U 667 // .. .. reg_ddrc_emr = 0x4 668 // .. .. ==> 0XF8006030[31:16] = 0x00000004U 669 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U 670 // .. .. 671 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U), 672 // .. .. reg_ddrc_burst_rdwr = 0x4 673 // .. .. ==> 0XF8006034[3:0] = 0x00000004U 674 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U 675 // .. .. reg_ddrc_pre_cke_x1024 = 0x105 676 // .. .. ==> 0XF8006034[13:4] = 0x00000105U 677 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U 678 // .. .. reg_ddrc_post_cke_x1024 = 0x1 679 // .. .. ==> 0XF8006034[25:16] = 0x00000001U 680 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U 681 // .. .. reg_ddrc_burstchop = 0x0 682 // .. .. ==> 0XF8006034[28:28] = 0x00000000U 683 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 684 // .. .. 685 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U), 686 // .. .. reg_ddrc_force_low_pri_n = 0x0 687 // .. .. ==> 0XF8006038[0:0] = 0x00000000U 688 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 689 // .. .. reg_ddrc_dis_dq = 0x0 690 // .. .. ==> 0XF8006038[1:1] = 0x00000000U 691 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 692 // .. .. 693 EMIT_MASKWRITE(0XF8006038, 0x00000003U ,0x00000000U), 694 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7 695 // .. .. ==> 0XF800603C[3:0] = 0x00000007U 696 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U 697 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7 698 // .. .. ==> 0XF800603C[7:4] = 0x00000007U 699 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U 700 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7 701 // .. .. ==> 0XF800603C[11:8] = 0x00000007U 702 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U 703 // .. .. reg_ddrc_addrmap_col_b5 = 0x0 704 // .. .. ==> 0XF800603C[15:12] = 0x00000000U 705 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 706 // .. .. reg_ddrc_addrmap_col_b6 = 0x0 707 // .. .. ==> 0XF800603C[19:16] = 0x00000000U 708 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 709 // .. .. 710 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U), 711 // .. .. reg_ddrc_addrmap_col_b2 = 0x0 712 // .. .. ==> 0XF8006040[3:0] = 0x00000000U 713 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 714 // .. .. reg_ddrc_addrmap_col_b3 = 0x0 715 // .. .. ==> 0XF8006040[7:4] = 0x00000000U 716 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 717 // .. .. reg_ddrc_addrmap_col_b4 = 0x0 718 // .. .. ==> 0XF8006040[11:8] = 0x00000000U 719 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 720 // .. .. reg_ddrc_addrmap_col_b7 = 0x0 721 // .. .. ==> 0XF8006040[15:12] = 0x00000000U 722 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 723 // .. .. reg_ddrc_addrmap_col_b8 = 0x0 724 // .. .. ==> 0XF8006040[19:16] = 0x00000000U 725 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 726 // .. .. reg_ddrc_addrmap_col_b9 = 0xf 727 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU 728 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 729 // .. .. reg_ddrc_addrmap_col_b10 = 0xf 730 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU 731 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 732 // .. .. reg_ddrc_addrmap_col_b11 = 0xf 733 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU 734 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U 735 // .. .. 736 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U), 737 // .. .. reg_ddrc_addrmap_row_b0 = 0x6 738 // .. .. ==> 0XF8006044[3:0] = 0x00000006U 739 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U 740 // .. .. reg_ddrc_addrmap_row_b1 = 0x6 741 // .. .. ==> 0XF8006044[7:4] = 0x00000006U 742 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U 743 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 744 // .. .. ==> 0XF8006044[11:8] = 0x00000006U 745 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U 746 // .. .. reg_ddrc_addrmap_row_b12 = 0x6 747 // .. .. ==> 0XF8006044[15:12] = 0x00000006U 748 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 749 // .. .. reg_ddrc_addrmap_row_b13 = 0x6 750 // .. .. ==> 0XF8006044[19:16] = 0x00000006U 751 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 752 // .. .. reg_ddrc_addrmap_row_b14 = 0x6 753 // .. .. ==> 0XF8006044[23:20] = 0x00000006U 754 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U 755 // .. .. reg_ddrc_addrmap_row_b15 = 0xf 756 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU 757 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 758 // .. .. 759 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U), 760 // .. .. reg_phy_rd_local_odt = 0x0 761 // .. .. ==> 0XF8006048[13:12] = 0x00000000U 762 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U 763 // .. .. reg_phy_wr_local_odt = 0x3 764 // .. .. ==> 0XF8006048[15:14] = 0x00000003U 765 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U 766 // .. .. reg_phy_idle_local_odt = 0x3 767 // .. .. ==> 0XF8006048[17:16] = 0x00000003U 768 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U 769 // .. .. 770 EMIT_MASKWRITE(0XF8006048, 0x0003F000U ,0x0003C000U), 771 // .. .. reg_phy_rd_cmd_to_data = 0x0 772 // .. .. ==> 0XF8006050[3:0] = 0x00000000U 773 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 774 // .. .. reg_phy_wr_cmd_to_data = 0x0 775 // .. .. ==> 0XF8006050[7:4] = 0x00000000U 776 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 777 // .. .. reg_phy_rdc_we_to_re_delay = 0x8 778 // .. .. ==> 0XF8006050[11:8] = 0x00000008U 779 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U 780 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0 781 // .. .. ==> 0XF8006050[15:15] = 0x00000000U 782 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 783 // .. .. reg_phy_use_fixed_re = 0x1 784 // .. .. ==> 0XF8006050[16:16] = 0x00000001U 785 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 786 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 787 // .. .. ==> 0XF8006050[17:17] = 0x00000000U 788 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 789 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 790 // .. .. ==> 0XF8006050[18:18] = 0x00000000U 791 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 792 // .. .. reg_phy_clk_stall_level = 0x0 793 // .. .. ==> 0XF8006050[19:19] = 0x00000000U 794 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 795 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 796 // .. .. ==> 0XF8006050[27:24] = 0x00000007U 797 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U 798 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 799 // .. .. ==> 0XF8006050[31:28] = 0x00000007U 800 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 801 // .. .. 802 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U), 803 // .. .. reg_ddrc_dis_dll_calib = 0x0 804 // .. .. ==> 0XF8006058[16:16] = 0x00000000U 805 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 806 // .. .. 807 EMIT_MASKWRITE(0XF8006058, 0x00010000U ,0x00000000U), 808 // .. .. reg_ddrc_rd_odt_delay = 0x3 809 // .. .. ==> 0XF800605C[3:0] = 0x00000003U 810 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U 811 // .. .. reg_ddrc_wr_odt_delay = 0x0 812 // .. .. ==> 0XF800605C[7:4] = 0x00000000U 813 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 814 // .. .. reg_ddrc_rd_odt_hold = 0x0 815 // .. .. ==> 0XF800605C[11:8] = 0x00000000U 816 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 817 // .. .. reg_ddrc_wr_odt_hold = 0x5 818 // .. .. ==> 0XF800605C[15:12] = 0x00000005U 819 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U 820 // .. .. 821 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U), 822 // .. .. reg_ddrc_pageclose = 0x0 823 // .. .. ==> 0XF8006060[0:0] = 0x00000000U 824 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 825 // .. .. reg_ddrc_lpr_num_entries = 0x1f 826 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU 827 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU 828 // .. .. reg_ddrc_auto_pre_en = 0x0 829 // .. .. ==> 0XF8006060[7:7] = 0x00000000U 830 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 831 // .. .. reg_ddrc_refresh_update_level = 0x0 832 // .. .. ==> 0XF8006060[8:8] = 0x00000000U 833 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 834 // .. .. reg_ddrc_dis_wc = 0x0 835 // .. .. ==> 0XF8006060[9:9] = 0x00000000U 836 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 837 // .. .. reg_ddrc_dis_collision_page_opt = 0x0 838 // .. .. ==> 0XF8006060[10:10] = 0x00000000U 839 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 840 // .. .. reg_ddrc_selfref_en = 0x0 841 // .. .. ==> 0XF8006060[12:12] = 0x00000000U 842 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U 843 // .. .. 844 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU), 845 // .. .. reg_ddrc_go2critical_hysteresis = 0x0 846 // .. .. ==> 0XF8006064[12:5] = 0x00000000U 847 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U 848 // .. .. reg_arb_go2critical_en = 0x1 849 // .. .. ==> 0XF8006064[17:17] = 0x00000001U 850 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U 851 // .. .. 852 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U), 853 // .. .. reg_ddrc_wrlvl_ww = 0x41 854 // .. .. ==> 0XF8006068[7:0] = 0x00000041U 855 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U 856 // .. .. reg_ddrc_rdlvl_rr = 0x41 857 // .. .. ==> 0XF8006068[15:8] = 0x00000041U 858 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U 859 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28 860 // .. .. ==> 0XF8006068[25:16] = 0x00000028U 861 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U 862 // .. .. 863 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U), 864 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 865 // .. .. ==> 0XF800606C[7:0] = 0x00000010U 866 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U 867 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 868 // .. .. ==> 0XF800606C[15:8] = 0x00000016U 869 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U 870 // .. .. 871 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U), 872 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1 873 // .. .. ==> 0XF8006078[3:0] = 0x00000001U 874 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U 875 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1 876 // .. .. ==> 0XF8006078[7:4] = 0x00000001U 877 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U 878 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1 879 // .. .. ==> 0XF8006078[11:8] = 0x00000001U 880 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U 881 // .. .. reg_ddrc_t_cksre = 0x6 882 // .. .. ==> 0XF8006078[15:12] = 0x00000006U 883 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 884 // .. .. reg_ddrc_t_cksrx = 0x6 885 // .. .. ==> 0XF8006078[19:16] = 0x00000006U 886 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 887 // .. .. reg_ddrc_t_ckesr = 0x4 888 // .. .. ==> 0XF8006078[25:20] = 0x00000004U 889 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U 890 // .. .. 891 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U), 892 // .. .. reg_ddrc_t_ckpde = 0x2 893 // .. .. ==> 0XF800607C[3:0] = 0x00000002U 894 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U 895 // .. .. reg_ddrc_t_ckpdx = 0x2 896 // .. .. ==> 0XF800607C[7:4] = 0x00000002U 897 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 898 // .. .. reg_ddrc_t_ckdpde = 0x2 899 // .. .. ==> 0XF800607C[11:8] = 0x00000002U 900 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 901 // .. .. reg_ddrc_t_ckdpdx = 0x2 902 // .. .. ==> 0XF800607C[15:12] = 0x00000002U 903 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U 904 // .. .. reg_ddrc_t_ckcsx = 0x3 905 // .. .. ==> 0XF800607C[19:16] = 0x00000003U 906 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U 907 // .. .. 908 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U), 909 // .. .. reg_ddrc_dis_auto_zq = 0x0 910 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U 911 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 912 // .. .. reg_ddrc_ddr3 = 0x1 913 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U 914 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 915 // .. .. reg_ddrc_t_mod = 0x200 916 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U 917 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U 918 // .. .. reg_ddrc_t_zq_long_nop = 0x200 919 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U 920 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U 921 // .. .. reg_ddrc_t_zq_short_nop = 0x40 922 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U 923 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U 924 // .. .. 925 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U), 926 // .. .. t_zq_short_interval_x1024 = 0xcb73 927 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U 928 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U 929 // .. .. dram_rstn_x1024 = 0x69 930 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U 931 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U 932 // .. .. 933 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U), 934 // .. .. deeppowerdown_en = 0x0 935 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U 936 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 937 // .. .. deeppowerdown_to_x1024 = 0xff 938 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU 939 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU 940 // .. .. 941 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU), 942 // .. .. dfi_wrlvl_max_x1024 = 0xfff 943 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU 944 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU 945 // .. .. dfi_rdlvl_max_x1024 = 0xfff 946 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU 947 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U 948 // .. .. ddrc_reg_twrlvl_max_error = 0x0 949 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U 950 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 951 // .. .. ddrc_reg_trdlvl_max_error = 0x0 952 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U 953 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 954 // .. .. reg_ddrc_dfi_wr_level_en = 0x1 955 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U 956 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 957 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 958 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U 959 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 960 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 961 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U 962 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 963 // .. .. 964 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU), 965 // .. .. reg_ddrc_skip_ocd = 0x1 966 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U 967 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U 968 // .. .. 969 EMIT_MASKWRITE(0XF80060B4, 0x00000200U ,0x00000200U), 970 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6 971 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U 972 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U 973 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 974 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U 975 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U 976 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 977 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U 978 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U 979 // .. .. 980 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U), 981 // .. .. START: RESET ECC ERROR 982 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 983 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U 984 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 985 // .. .. Clear_Correctable_DRAM_ECC_error = 1 986 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U 987 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 988 // .. .. 989 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U), 990 // .. .. FINISH: RESET ECC ERROR 991 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 992 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U 993 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 994 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0 995 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U 996 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 997 // .. .. 998 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U), 999 // .. .. CORR_ECC_LOG_VALID = 0x0 1000 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U 1001 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1002 // .. .. ECC_CORRECTED_BIT_NUM = 0x0 1003 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U 1004 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U 1005 // .. .. 1006 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U), 1007 // .. .. UNCORR_ECC_LOG_VALID = 0x0 1008 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U 1009 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1010 // .. .. 1011 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U), 1012 // .. .. STAT_NUM_CORR_ERR = 0x0 1013 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U 1014 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U 1015 // .. .. STAT_NUM_UNCORR_ERR = 0x0 1016 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U 1017 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U 1018 // .. .. 1019 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U), 1020 // .. .. reg_ddrc_ecc_mode = 0x0 1021 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U 1022 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 1023 // .. .. reg_ddrc_dis_scrub = 0x1 1024 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U 1025 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 1026 // .. .. 1027 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U), 1028 // .. .. reg_phy_dif_on = 0x0 1029 // .. .. ==> 0XF8006114[3:0] = 0x00000000U 1030 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 1031 // .. .. reg_phy_dif_off = 0x0 1032 // .. .. ==> 0XF8006114[7:4] = 0x00000000U 1033 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 1034 // .. .. 1035 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U), 1036 // .. .. reg_phy_data_slice_in_use = 0x1 1037 // .. .. ==> 0XF8006118[0:0] = 0x00000001U 1038 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1039 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1040 // .. .. ==> 0XF8006118[1:1] = 0x00000000U 1041 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1042 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1043 // .. .. ==> 0XF8006118[2:2] = 0x00000000U 1044 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1045 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1046 // .. .. ==> 0XF8006118[3:3] = 0x00000000U 1047 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1048 // .. .. reg_phy_bist_shift_dq = 0x0 1049 // .. .. ==> 0XF8006118[14:6] = 0x00000000U 1050 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1051 // .. .. reg_phy_bist_err_clr = 0x0 1052 // .. .. ==> 0XF8006118[23:15] = 0x00000000U 1053 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1054 // .. .. reg_phy_dq_offset = 0x40 1055 // .. .. ==> 0XF8006118[30:24] = 0x00000040U 1056 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1057 // .. .. 1058 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU ,0x40000001U), 1059 // .. .. reg_phy_data_slice_in_use = 0x1 1060 // .. .. ==> 0XF800611C[0:0] = 0x00000001U 1061 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1062 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1063 // .. .. ==> 0XF800611C[1:1] = 0x00000000U 1064 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1065 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1066 // .. .. ==> 0XF800611C[2:2] = 0x00000000U 1067 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1068 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1069 // .. .. ==> 0XF800611C[3:3] = 0x00000000U 1070 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1071 // .. .. reg_phy_bist_shift_dq = 0x0 1072 // .. .. ==> 0XF800611C[14:6] = 0x00000000U 1073 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1074 // .. .. reg_phy_bist_err_clr = 0x0 1075 // .. .. ==> 0XF800611C[23:15] = 0x00000000U 1076 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1077 // .. .. reg_phy_dq_offset = 0x40 1078 // .. .. ==> 0XF800611C[30:24] = 0x00000040U 1079 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1080 // .. .. 1081 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU ,0x40000001U), 1082 // .. .. reg_phy_data_slice_in_use = 0x1 1083 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 1084 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1085 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1086 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 1087 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1088 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1089 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 1090 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1091 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1092 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 1093 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1094 // .. .. reg_phy_bist_shift_dq = 0x0 1095 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 1096 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1097 // .. .. reg_phy_bist_err_clr = 0x0 1098 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 1099 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1100 // .. .. reg_phy_dq_offset = 0x40 1101 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 1102 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1103 // .. .. 1104 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU ,0x40000001U), 1105 // .. .. reg_phy_data_slice_in_use = 0x1 1106 // .. .. ==> 0XF8006124[0:0] = 0x00000001U 1107 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1108 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1109 // .. .. ==> 0XF8006124[1:1] = 0x00000000U 1110 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1111 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1112 // .. .. ==> 0XF8006124[2:2] = 0x00000000U 1113 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1114 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1115 // .. .. ==> 0XF8006124[3:3] = 0x00000000U 1116 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1117 // .. .. reg_phy_bist_shift_dq = 0x0 1118 // .. .. ==> 0XF8006124[14:6] = 0x00000000U 1119 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1120 // .. .. reg_phy_bist_err_clr = 0x0 1121 // .. .. ==> 0XF8006124[23:15] = 0x00000000U 1122 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1123 // .. .. reg_phy_dq_offset = 0x40 1124 // .. .. ==> 0XF8006124[30:24] = 0x00000040U 1125 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1126 // .. .. 1127 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU ,0x40000001U), 1128 // .. .. reg_phy_wrlvl_init_ratio = 0x1e 1129 // .. .. ==> 0XF800612C[9:0] = 0x0000001EU 1130 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001EU 1131 // .. .. reg_phy_gatelvl_init_ratio = 0xee 1132 // .. .. ==> 0XF800612C[19:10] = 0x000000EEU 1133 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003B800U 1134 // .. .. 1135 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003B81EU), 1136 // .. .. reg_phy_wrlvl_init_ratio = 0x25 1137 // .. .. ==> 0XF8006130[9:0] = 0x00000025U 1138 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000025U 1139 // .. .. reg_phy_gatelvl_init_ratio = 0x10d 1140 // .. .. ==> 0XF8006130[19:10] = 0x0000010DU 1141 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00043400U 1142 // .. .. 1143 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00043425U), 1144 // .. .. reg_phy_wrlvl_init_ratio = 0x19 1145 // .. .. ==> 0XF8006134[9:0] = 0x00000019U 1146 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000019U 1147 // .. .. reg_phy_gatelvl_init_ratio = 0xf3 1148 // .. .. ==> 0XF8006134[19:10] = 0x000000F3U 1149 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003CC00U 1150 // .. .. 1151 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003CC19U), 1152 // .. .. reg_phy_wrlvl_init_ratio = 0x2a 1153 // .. .. ==> 0XF8006138[9:0] = 0x0000002AU 1154 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000002AU 1155 // .. .. reg_phy_gatelvl_init_ratio = 0x109 1156 // .. .. ==> 0XF8006138[19:10] = 0x00000109U 1157 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00042400U 1158 // .. .. 1159 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0004242AU), 1160 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1161 // .. .. ==> 0XF8006140[9:0] = 0x00000035U 1162 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1163 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1164 // .. .. ==> 0XF8006140[10:10] = 0x00000000U 1165 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1166 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1167 // .. .. ==> 0XF8006140[19:11] = 0x00000000U 1168 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1169 // .. .. 1170 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U), 1171 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1172 // .. .. ==> 0XF8006144[9:0] = 0x00000035U 1173 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1174 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1175 // .. .. ==> 0XF8006144[10:10] = 0x00000000U 1176 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1177 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1178 // .. .. ==> 0XF8006144[19:11] = 0x00000000U 1179 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1180 // .. .. 1181 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U), 1182 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1183 // .. .. ==> 0XF8006148[9:0] = 0x00000035U 1184 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1185 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1186 // .. .. ==> 0XF8006148[10:10] = 0x00000000U 1187 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1188 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1189 // .. .. ==> 0XF8006148[19:11] = 0x00000000U 1190 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1191 // .. .. 1192 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U), 1193 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1194 // .. .. ==> 0XF800614C[9:0] = 0x00000035U 1195 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1196 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1197 // .. .. ==> 0XF800614C[10:10] = 0x00000000U 1198 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1199 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1200 // .. .. ==> 0XF800614C[19:11] = 0x00000000U 1201 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1202 // .. .. 1203 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U), 1204 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9e 1205 // .. .. ==> 0XF8006154[9:0] = 0x0000009EU 1206 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009EU 1207 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1208 // .. .. ==> 0XF8006154[10:10] = 0x00000000U 1209 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1210 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1211 // .. .. ==> 0XF8006154[19:11] = 0x00000000U 1212 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1213 // .. .. 1214 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009EU), 1215 // .. .. reg_phy_wr_dqs_slave_ratio = 0xa5 1216 // .. .. ==> 0XF8006158[9:0] = 0x000000A5U 1217 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000A5U 1218 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1219 // .. .. ==> 0XF8006158[10:10] = 0x00000000U 1220 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1221 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1222 // .. .. ==> 0XF8006158[19:11] = 0x00000000U 1223 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1224 // .. .. 1225 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x000000A5U), 1226 // .. .. reg_phy_wr_dqs_slave_ratio = 0x99 1227 // .. .. ==> 0XF800615C[9:0] = 0x00000099U 1228 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000099U 1229 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1230 // .. .. ==> 0XF800615C[10:10] = 0x00000000U 1231 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1232 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1233 // .. .. ==> 0XF800615C[19:11] = 0x00000000U 1234 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1235 // .. .. 1236 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000099U), 1237 // .. .. reg_phy_wr_dqs_slave_ratio = 0xaa 1238 // .. .. ==> 0XF8006160[9:0] = 0x000000AAU 1239 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000AAU 1240 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1241 // .. .. ==> 0XF8006160[10:10] = 0x00000000U 1242 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1243 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1244 // .. .. ==> 0XF8006160[19:11] = 0x00000000U 1245 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1246 // .. .. 1247 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000AAU), 1248 // .. .. reg_phy_fifo_we_slave_ratio = 0x143 1249 // .. .. ==> 0XF8006168[10:0] = 0x00000143U 1250 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000143U 1251 // .. .. reg_phy_fifo_we_in_force = 0x0 1252 // .. .. ==> 0XF8006168[11:11] = 0x00000000U 1253 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1254 // .. .. reg_phy_fifo_we_in_delay = 0x0 1255 // .. .. ==> 0XF8006168[20:12] = 0x00000000U 1256 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1257 // .. .. 1258 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000143U), 1259 // .. .. reg_phy_fifo_we_slave_ratio = 0x162 1260 // .. .. ==> 0XF800616C[10:0] = 0x00000162U 1261 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000162U 1262 // .. .. reg_phy_fifo_we_in_force = 0x0 1263 // .. .. ==> 0XF800616C[11:11] = 0x00000000U 1264 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1265 // .. .. reg_phy_fifo_we_in_delay = 0x0 1266 // .. .. ==> 0XF800616C[20:12] = 0x00000000U 1267 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1268 // .. .. 1269 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000162U), 1270 // .. .. reg_phy_fifo_we_slave_ratio = 0x148 1271 // .. .. ==> 0XF8006170[10:0] = 0x00000148U 1272 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000148U 1273 // .. .. reg_phy_fifo_we_in_force = 0x0 1274 // .. .. ==> 0XF8006170[11:11] = 0x00000000U 1275 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1276 // .. .. reg_phy_fifo_we_in_delay = 0x0 1277 // .. .. ==> 0XF8006170[20:12] = 0x00000000U 1278 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1279 // .. .. 1280 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000148U), 1281 // .. .. reg_phy_fifo_we_slave_ratio = 0x15e 1282 // .. .. ==> 0XF8006174[10:0] = 0x0000015EU 1283 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000015EU 1284 // .. .. reg_phy_fifo_we_in_force = 0x0 1285 // .. .. ==> 0XF8006174[11:11] = 0x00000000U 1286 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1287 // .. .. reg_phy_fifo_we_in_delay = 0x0 1288 // .. .. ==> 0XF8006174[20:12] = 0x00000000U 1289 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1290 // .. .. 1291 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x0000015EU), 1292 // .. .. reg_phy_wr_data_slave_ratio = 0xde 1293 // .. .. ==> 0XF800617C[9:0] = 0x000000DEU 1294 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DEU 1295 // .. .. reg_phy_wr_data_slave_force = 0x0 1296 // .. .. ==> 0XF800617C[10:10] = 0x00000000U 1297 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1298 // .. .. reg_phy_wr_data_slave_delay = 0x0 1299 // .. .. ==> 0XF800617C[19:11] = 0x00000000U 1300 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1301 // .. .. 1302 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DEU), 1303 // .. .. reg_phy_wr_data_slave_ratio = 0xe5 1304 // .. .. ==> 0XF8006180[9:0] = 0x000000E5U 1305 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000E5U 1306 // .. .. reg_phy_wr_data_slave_force = 0x0 1307 // .. .. ==> 0XF8006180[10:10] = 0x00000000U 1308 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1309 // .. .. reg_phy_wr_data_slave_delay = 0x0 1310 // .. .. ==> 0XF8006180[19:11] = 0x00000000U 1311 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1312 // .. .. 1313 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000E5U), 1314 // .. .. reg_phy_wr_data_slave_ratio = 0xd9 1315 // .. .. ==> 0XF8006184[9:0] = 0x000000D9U 1316 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000D9U 1317 // .. .. reg_phy_wr_data_slave_force = 0x0 1318 // .. .. ==> 0XF8006184[10:10] = 0x00000000U 1319 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1320 // .. .. reg_phy_wr_data_slave_delay = 0x0 1321 // .. .. ==> 0XF8006184[19:11] = 0x00000000U 1322 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1323 // .. .. 1324 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000D9U), 1325 // .. .. reg_phy_wr_data_slave_ratio = 0xea 1326 // .. .. ==> 0XF8006188[9:0] = 0x000000EAU 1327 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000EAU 1328 // .. .. reg_phy_wr_data_slave_force = 0x0 1329 // .. .. ==> 0XF8006188[10:10] = 0x00000000U 1330 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1331 // .. .. reg_phy_wr_data_slave_delay = 0x0 1332 // .. .. ==> 0XF8006188[19:11] = 0x00000000U 1333 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1334 // .. .. 1335 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000EAU), 1336 // .. .. reg_phy_bl2 = 0x0 1337 // .. .. ==> 0XF8006190[1:1] = 0x00000000U 1338 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1339 // .. .. reg_phy_at_spd_atpg = 0x0 1340 // .. .. ==> 0XF8006190[2:2] = 0x00000000U 1341 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1342 // .. .. reg_phy_bist_enable = 0x0 1343 // .. .. ==> 0XF8006190[3:3] = 0x00000000U 1344 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1345 // .. .. reg_phy_bist_force_err = 0x0 1346 // .. .. ==> 0XF8006190[4:4] = 0x00000000U 1347 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 1348 // .. .. reg_phy_bist_mode = 0x0 1349 // .. .. ==> 0XF8006190[6:5] = 0x00000000U 1350 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U 1351 // .. .. reg_phy_invert_clkout = 0x1 1352 // .. .. ==> 0XF8006190[7:7] = 0x00000001U 1353 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U 1354 // .. .. reg_phy_sel_logic = 0x0 1355 // .. .. ==> 0XF8006190[9:9] = 0x00000000U 1356 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 1357 // .. .. reg_phy_ctrl_slave_ratio = 0x100 1358 // .. .. ==> 0XF8006190[19:10] = 0x00000100U 1359 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U 1360 // .. .. reg_phy_ctrl_slave_force = 0x0 1361 // .. .. ==> 0XF8006190[20:20] = 0x00000000U 1362 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 1363 // .. .. reg_phy_ctrl_slave_delay = 0x0 1364 // .. .. ==> 0XF8006190[27:21] = 0x00000000U 1365 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U 1366 // .. .. reg_phy_lpddr = 0x0 1367 // .. .. ==> 0XF8006190[29:29] = 0x00000000U 1368 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U 1369 // .. .. reg_phy_cmd_latency = 0x0 1370 // .. .. ==> 0XF8006190[30:30] = 0x00000000U 1371 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 1372 // .. .. 1373 EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU ,0x00040080U), 1374 // .. .. reg_phy_wr_rl_delay = 0x2 1375 // .. .. ==> 0XF8006194[4:0] = 0x00000002U 1376 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U 1377 // .. .. reg_phy_rd_rl_delay = 0x4 1378 // .. .. ==> 0XF8006194[9:5] = 0x00000004U 1379 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U 1380 // .. .. reg_phy_dll_lock_diff = 0xf 1381 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU 1382 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U 1383 // .. .. reg_phy_use_wr_level = 0x1 1384 // .. .. ==> 0XF8006194[14:14] = 0x00000001U 1385 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 1386 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1 1387 // .. .. ==> 0XF8006194[15:15] = 0x00000001U 1388 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U 1389 // .. .. reg_phy_use_rd_data_eye_level = 0x1 1390 // .. .. ==> 0XF8006194[16:16] = 0x00000001U 1391 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 1392 // .. .. reg_phy_dis_calib_rst = 0x0 1393 // .. .. ==> 0XF8006194[17:17] = 0x00000000U 1394 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1395 // .. .. reg_phy_ctrl_slave_delay = 0x0 1396 // .. .. ==> 0XF8006194[19:18] = 0x00000000U 1397 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U 1398 // .. .. 1399 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U), 1400 // .. .. reg_arb_page_addr_mask = 0x0 1401 // .. .. ==> 0XF8006204[31:0] = 0x00000000U 1402 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 1403 // .. .. 1404 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U), 1405 // .. .. reg_arb_pri_wr_portn = 0x3ff 1406 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU 1407 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1408 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1409 // .. .. ==> 0XF8006208[16:16] = 0x00000000U 1410 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1411 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1412 // .. .. ==> 0XF8006208[17:17] = 0x00000000U 1413 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1414 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1415 // .. .. ==> 0XF8006208[18:18] = 0x00000000U 1416 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1417 // .. .. 1418 EMIT_MASKWRITE(0XF8006208, 0x000703FFU ,0x000003FFU), 1419 // .. .. reg_arb_pri_wr_portn = 0x3ff 1420 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU 1421 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1422 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1423 // .. .. ==> 0XF800620C[16:16] = 0x00000000U 1424 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1425 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1426 // .. .. ==> 0XF800620C[17:17] = 0x00000000U 1427 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1428 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1429 // .. .. ==> 0XF800620C[18:18] = 0x00000000U 1430 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1431 // .. .. 1432 EMIT_MASKWRITE(0XF800620C, 0x000703FFU ,0x000003FFU), 1433 // .. .. reg_arb_pri_wr_portn = 0x3ff 1434 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU 1435 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1436 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1437 // .. .. ==> 0XF8006210[16:16] = 0x00000000U 1438 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1439 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1440 // .. .. ==> 0XF8006210[17:17] = 0x00000000U 1441 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1442 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1443 // .. .. ==> 0XF8006210[18:18] = 0x00000000U 1444 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1445 // .. .. 1446 EMIT_MASKWRITE(0XF8006210, 0x000703FFU ,0x000003FFU), 1447 // .. .. reg_arb_pri_wr_portn = 0x3ff 1448 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU 1449 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1450 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1451 // .. .. ==> 0XF8006214[16:16] = 0x00000000U 1452 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1453 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1454 // .. .. ==> 0XF8006214[17:17] = 0x00000000U 1455 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1456 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1457 // .. .. ==> 0XF8006214[18:18] = 0x00000000U 1458 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1459 // .. .. 1460 EMIT_MASKWRITE(0XF8006214, 0x000703FFU ,0x000003FFU), 1461 // .. .. reg_arb_pri_rd_portn = 0x3ff 1462 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU 1463 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1464 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1465 // .. .. ==> 0XF8006218[16:16] = 0x00000000U 1466 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1467 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1468 // .. .. ==> 0XF8006218[17:17] = 0x00000000U 1469 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1470 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1471 // .. .. ==> 0XF8006218[18:18] = 0x00000000U 1472 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1473 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1474 // .. .. ==> 0XF8006218[19:19] = 0x00000000U 1475 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1476 // .. .. 1477 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU), 1478 // .. .. reg_arb_pri_rd_portn = 0x3ff 1479 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU 1480 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1481 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1482 // .. .. ==> 0XF800621C[16:16] = 0x00000000U 1483 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1484 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1485 // .. .. ==> 0XF800621C[17:17] = 0x00000000U 1486 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1487 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1488 // .. .. ==> 0XF800621C[18:18] = 0x00000000U 1489 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1490 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1491 // .. .. ==> 0XF800621C[19:19] = 0x00000000U 1492 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1493 // .. .. 1494 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU), 1495 // .. .. reg_arb_pri_rd_portn = 0x3ff 1496 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU 1497 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1498 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1499 // .. .. ==> 0XF8006220[16:16] = 0x00000000U 1500 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1501 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1502 // .. .. ==> 0XF8006220[17:17] = 0x00000000U 1503 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1504 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1505 // .. .. ==> 0XF8006220[18:18] = 0x00000000U 1506 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1507 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1508 // .. .. ==> 0XF8006220[19:19] = 0x00000000U 1509 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1510 // .. .. 1511 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU), 1512 // .. .. reg_arb_pri_rd_portn = 0x3ff 1513 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU 1514 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1515 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1516 // .. .. ==> 0XF8006224[16:16] = 0x00000000U 1517 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1518 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1519 // .. .. ==> 0XF8006224[17:17] = 0x00000000U 1520 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1521 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1522 // .. .. ==> 0XF8006224[18:18] = 0x00000000U 1523 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1524 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1525 // .. .. ==> 0XF8006224[19:19] = 0x00000000U 1526 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1527 // .. .. 1528 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU), 1529 // .. .. reg_ddrc_lpddr2 = 0x0 1530 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U 1531 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1532 // .. .. reg_ddrc_derate_enable = 0x0 1533 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U 1534 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1535 // .. .. reg_ddrc_mr4_margin = 0x0 1536 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U 1537 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U 1538 // .. .. 1539 EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U ,0x00000000U), 1540 // .. .. reg_ddrc_mr4_read_interval = 0x0 1541 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U 1542 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 1543 // .. .. 1544 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U), 1545 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5 1546 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U 1547 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 1548 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12 1549 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U 1550 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U 1551 // .. .. reg_ddrc_t_mrw = 0x5 1552 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U 1553 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U 1554 // .. .. 1555 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U), 1556 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8 1557 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U 1558 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U 1559 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12 1560 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U 1561 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U 1562 // .. .. 1563 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U), 1564 // .. .. START: POLL ON DCI STATUS 1565 // .. .. DONE = 1 1566 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U 1567 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U 1568 // .. .. 1569 EMIT_MASKPOLL(0XF8000B74, 0x00002000U), 1570 // .. .. FINISH: POLL ON DCI STATUS 1571 // .. .. START: UNLOCK DDR 1572 // .. .. reg_ddrc_soft_rstb = 0x1 1573 // .. .. ==> 0XF8006000[0:0] = 0x00000001U 1574 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1575 // .. .. reg_ddrc_powerdown_en = 0x0 1576 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 1577 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1578 // .. .. reg_ddrc_data_bus_width = 0x0 1579 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 1580 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 1581 // .. .. reg_ddrc_burst8_refresh = 0x0 1582 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 1583 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 1584 // .. .. reg_ddrc_rdwr_idle_gap = 1 1585 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 1586 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 1587 // .. .. reg_ddrc_dis_rd_bypass = 0x0 1588 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 1589 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 1590 // .. .. reg_ddrc_dis_act_bypass = 0x0 1591 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 1592 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 1593 // .. .. reg_ddrc_dis_auto_refresh = 0x0 1594 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 1595 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1596 // .. .. 1597 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U), 1598 // .. .. FINISH: UNLOCK DDR 1599 // .. .. START: CHECK DDR STATUS 1600 // .. .. ddrc_reg_operating_mode = 1 1601 // .. .. ==> 0XF8006054[2:0] = 0x00000001U 1602 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U 1603 // .. .. 1604 EMIT_MASKPOLL(0XF8006054, 0x00000007U), 1605 // .. .. FINISH: CHECK DDR STATUS 1606 // .. FINISH: DDR INITIALIZATION 1607 // FINISH: top 1608 // 1609 EMIT_EXIT(), 1610 1611 // 1612 }; 1613 1614 unsigned long ps7_mio_init_data_3_0[] = { 1615 // START: top 1616 // .. START: SLCR SETTINGS 1617 // .. UNLOCK_KEY = 0XDF0D 1618 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 1619 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 1620 // .. 1621 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 1622 // .. FINISH: SLCR SETTINGS 1623 // .. START: OCM REMAPPING 1624 // .. VREF_EN = 0x1 1625 // .. ==> 0XF8000B00[0:0] = 0x00000001U 1626 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 1627 // .. VREF_SEL = 0x0 1628 // .. ==> 0XF8000B00[6:4] = 0x00000000U 1629 // .. ==> MASK : 0x00000070U VAL : 0x00000000U 1630 // .. 1631 EMIT_MASKWRITE(0XF8000B00, 0x00000071U ,0x00000001U), 1632 // .. FINISH: OCM REMAPPING 1633 // .. START: DDRIOB SETTINGS 1634 // .. reserved_INP_POWER = 0x0 1635 // .. ==> 0XF8000B40[0:0] = 0x00000000U 1636 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1637 // .. INP_TYPE = 0x0 1638 // .. ==> 0XF8000B40[2:1] = 0x00000000U 1639 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 1640 // .. DCI_UPDATE_B = 0x0 1641 // .. ==> 0XF8000B40[3:3] = 0x00000000U 1642 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1643 // .. TERM_EN = 0x0 1644 // .. ==> 0XF8000B40[4:4] = 0x00000000U 1645 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 1646 // .. DCI_TYPE = 0x0 1647 // .. ==> 0XF8000B40[6:5] = 0x00000000U 1648 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1649 // .. IBUF_DISABLE_MODE = 0x0 1650 // .. ==> 0XF8000B40[7:7] = 0x00000000U 1651 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1652 // .. TERM_DISABLE_MODE = 0x0 1653 // .. ==> 0XF8000B40[8:8] = 0x00000000U 1654 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1655 // .. OUTPUT_EN = 0x3 1656 // .. ==> 0XF8000B40[10:9] = 0x00000003U 1657 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1658 // .. PULLUP_EN = 0x0 1659 // .. ==> 0XF8000B40[11:11] = 0x00000000U 1660 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1661 // .. 1662 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U), 1663 // .. reserved_INP_POWER = 0x0 1664 // .. ==> 0XF8000B44[0:0] = 0x00000000U 1665 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1666 // .. INP_TYPE = 0x0 1667 // .. ==> 0XF8000B44[2:1] = 0x00000000U 1668 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 1669 // .. DCI_UPDATE_B = 0x0 1670 // .. ==> 0XF8000B44[3:3] = 0x00000000U 1671 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1672 // .. TERM_EN = 0x0 1673 // .. ==> 0XF8000B44[4:4] = 0x00000000U 1674 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 1675 // .. DCI_TYPE = 0x0 1676 // .. ==> 0XF8000B44[6:5] = 0x00000000U 1677 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1678 // .. IBUF_DISABLE_MODE = 0x0 1679 // .. ==> 0XF8000B44[7:7] = 0x00000000U 1680 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1681 // .. TERM_DISABLE_MODE = 0x0 1682 // .. ==> 0XF8000B44[8:8] = 0x00000000U 1683 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1684 // .. OUTPUT_EN = 0x3 1685 // .. ==> 0XF8000B44[10:9] = 0x00000003U 1686 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1687 // .. PULLUP_EN = 0x0 1688 // .. ==> 0XF8000B44[11:11] = 0x00000000U 1689 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1690 // .. 1691 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U), 1692 // .. reserved_INP_POWER = 0x0 1693 // .. ==> 0XF8000B48[0:0] = 0x00000000U 1694 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1695 // .. INP_TYPE = 0x1 1696 // .. ==> 0XF8000B48[2:1] = 0x00000001U 1697 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 1698 // .. DCI_UPDATE_B = 0x0 1699 // .. ==> 0XF8000B48[3:3] = 0x00000000U 1700 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1701 // .. TERM_EN = 0x1 1702 // .. ==> 0XF8000B48[4:4] = 0x00000001U 1703 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1704 // .. DCI_TYPE = 0x3 1705 // .. ==> 0XF8000B48[6:5] = 0x00000003U 1706 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1707 // .. IBUF_DISABLE_MODE = 0 1708 // .. ==> 0XF8000B48[7:7] = 0x00000000U 1709 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1710 // .. TERM_DISABLE_MODE = 0 1711 // .. ==> 0XF8000B48[8:8] = 0x00000000U 1712 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1713 // .. OUTPUT_EN = 0x3 1714 // .. ==> 0XF8000B48[10:9] = 0x00000003U 1715 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1716 // .. PULLUP_EN = 0x0 1717 // .. ==> 0XF8000B48[11:11] = 0x00000000U 1718 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1719 // .. 1720 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U), 1721 // .. reserved_INP_POWER = 0x0 1722 // .. ==> 0XF8000B4C[0:0] = 0x00000000U 1723 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1724 // .. INP_TYPE = 0x1 1725 // .. ==> 0XF8000B4C[2:1] = 0x00000001U 1726 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 1727 // .. DCI_UPDATE_B = 0x0 1728 // .. ==> 0XF8000B4C[3:3] = 0x00000000U 1729 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1730 // .. TERM_EN = 0x1 1731 // .. ==> 0XF8000B4C[4:4] = 0x00000001U 1732 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1733 // .. DCI_TYPE = 0x3 1734 // .. ==> 0XF8000B4C[6:5] = 0x00000003U 1735 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1736 // .. IBUF_DISABLE_MODE = 0 1737 // .. ==> 0XF8000B4C[7:7] = 0x00000000U 1738 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1739 // .. TERM_DISABLE_MODE = 0 1740 // .. ==> 0XF8000B4C[8:8] = 0x00000000U 1741 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1742 // .. OUTPUT_EN = 0x3 1743 // .. ==> 0XF8000B4C[10:9] = 0x00000003U 1744 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1745 // .. PULLUP_EN = 0x0 1746 // .. ==> 0XF8000B4C[11:11] = 0x00000000U 1747 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1748 // .. 1749 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U), 1750 // .. reserved_INP_POWER = 0x0 1751 // .. ==> 0XF8000B50[0:0] = 0x00000000U 1752 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1753 // .. INP_TYPE = 0x2 1754 // .. ==> 0XF8000B50[2:1] = 0x00000002U 1755 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 1756 // .. DCI_UPDATE_B = 0x0 1757 // .. ==> 0XF8000B50[3:3] = 0x00000000U 1758 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1759 // .. TERM_EN = 0x1 1760 // .. ==> 0XF8000B50[4:4] = 0x00000001U 1761 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1762 // .. DCI_TYPE = 0x3 1763 // .. ==> 0XF8000B50[6:5] = 0x00000003U 1764 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1765 // .. IBUF_DISABLE_MODE = 0 1766 // .. ==> 0XF8000B50[7:7] = 0x00000000U 1767 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1768 // .. TERM_DISABLE_MODE = 0 1769 // .. ==> 0XF8000B50[8:8] = 0x00000000U 1770 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1771 // .. OUTPUT_EN = 0x3 1772 // .. ==> 0XF8000B50[10:9] = 0x00000003U 1773 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1774 // .. PULLUP_EN = 0x0 1775 // .. ==> 0XF8000B50[11:11] = 0x00000000U 1776 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1777 // .. 1778 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U), 1779 // .. reserved_INP_POWER = 0x0 1780 // .. ==> 0XF8000B54[0:0] = 0x00000000U 1781 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1782 // .. INP_TYPE = 0x2 1783 // .. ==> 0XF8000B54[2:1] = 0x00000002U 1784 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 1785 // .. DCI_UPDATE_B = 0x0 1786 // .. ==> 0XF8000B54[3:3] = 0x00000000U 1787 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1788 // .. TERM_EN = 0x1 1789 // .. ==> 0XF8000B54[4:4] = 0x00000001U 1790 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1791 // .. DCI_TYPE = 0x3 1792 // .. ==> 0XF8000B54[6:5] = 0x00000003U 1793 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1794 // .. IBUF_DISABLE_MODE = 0 1795 // .. ==> 0XF8000B54[7:7] = 0x00000000U 1796 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1797 // .. TERM_DISABLE_MODE = 0 1798 // .. ==> 0XF8000B54[8:8] = 0x00000000U 1799 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1800 // .. OUTPUT_EN = 0x3 1801 // .. ==> 0XF8000B54[10:9] = 0x00000003U 1802 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1803 // .. PULLUP_EN = 0x0 1804 // .. ==> 0XF8000B54[11:11] = 0x00000000U 1805 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1806 // .. 1807 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U), 1808 // .. reserved_INP_POWER = 0x0 1809 // .. ==> 0XF8000B58[0:0] = 0x00000000U 1810 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1811 // .. INP_TYPE = 0x0 1812 // .. ==> 0XF8000B58[2:1] = 0x00000000U 1813 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 1814 // .. DCI_UPDATE_B = 0x0 1815 // .. ==> 0XF8000B58[3:3] = 0x00000000U 1816 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1817 // .. TERM_EN = 0x0 1818 // .. ==> 0XF8000B58[4:4] = 0x00000000U 1819 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 1820 // .. DCI_TYPE = 0x0 1821 // .. ==> 0XF8000B58[6:5] = 0x00000000U 1822 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1823 // .. IBUF_DISABLE_MODE = 0x0 1824 // .. ==> 0XF8000B58[7:7] = 0x00000000U 1825 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1826 // .. TERM_DISABLE_MODE = 0x0 1827 // .. ==> 0XF8000B58[8:8] = 0x00000000U 1828 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1829 // .. OUTPUT_EN = 0x3 1830 // .. ==> 0XF8000B58[10:9] = 0x00000003U 1831 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1832 // .. PULLUP_EN = 0x0 1833 // .. ==> 0XF8000B58[11:11] = 0x00000000U 1834 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1835 // .. 1836 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U), 1837 // .. reserved_DRIVE_P = 0x1c 1838 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU 1839 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1840 // .. reserved_DRIVE_N = 0xc 1841 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU 1842 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1843 // .. reserved_SLEW_P = 0x3 1844 // .. ==> 0XF8000B5C[18:14] = 0x00000003U 1845 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U 1846 // .. reserved_SLEW_N = 0x3 1847 // .. ==> 0XF8000B5C[23:19] = 0x00000003U 1848 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U 1849 // .. reserved_GTL = 0x0 1850 // .. ==> 0XF8000B5C[26:24] = 0x00000000U 1851 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1852 // .. reserved_RTERM = 0x0 1853 // .. ==> 0XF8000B5C[31:27] = 0x00000000U 1854 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1855 // .. 1856 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU), 1857 // .. reserved_DRIVE_P = 0x1c 1858 // .. ==> 0XF8000B60[6:0] = 0x0000001CU 1859 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1860 // .. reserved_DRIVE_N = 0xc 1861 // .. ==> 0XF8000B60[13:7] = 0x0000000CU 1862 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1863 // .. reserved_SLEW_P = 0x6 1864 // .. ==> 0XF8000B60[18:14] = 0x00000006U 1865 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 1866 // .. reserved_SLEW_N = 0x1f 1867 // .. ==> 0XF8000B60[23:19] = 0x0000001FU 1868 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 1869 // .. reserved_GTL = 0x0 1870 // .. ==> 0XF8000B60[26:24] = 0x00000000U 1871 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1872 // .. reserved_RTERM = 0x0 1873 // .. ==> 0XF8000B60[31:27] = 0x00000000U 1874 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1875 // .. 1876 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU), 1877 // .. reserved_DRIVE_P = 0x1c 1878 // .. ==> 0XF8000B64[6:0] = 0x0000001CU 1879 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1880 // .. reserved_DRIVE_N = 0xc 1881 // .. ==> 0XF8000B64[13:7] = 0x0000000CU 1882 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1883 // .. reserved_SLEW_P = 0x6 1884 // .. ==> 0XF8000B64[18:14] = 0x00000006U 1885 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 1886 // .. reserved_SLEW_N = 0x1f 1887 // .. ==> 0XF8000B64[23:19] = 0x0000001FU 1888 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 1889 // .. reserved_GTL = 0x0 1890 // .. ==> 0XF8000B64[26:24] = 0x00000000U 1891 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1892 // .. reserved_RTERM = 0x0 1893 // .. ==> 0XF8000B64[31:27] = 0x00000000U 1894 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1895 // .. 1896 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU), 1897 // .. reserved_DRIVE_P = 0x1c 1898 // .. ==> 0XF8000B68[6:0] = 0x0000001CU 1899 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1900 // .. reserved_DRIVE_N = 0xc 1901 // .. ==> 0XF8000B68[13:7] = 0x0000000CU 1902 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1903 // .. reserved_SLEW_P = 0x6 1904 // .. ==> 0XF8000B68[18:14] = 0x00000006U 1905 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 1906 // .. reserved_SLEW_N = 0x1f 1907 // .. ==> 0XF8000B68[23:19] = 0x0000001FU 1908 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 1909 // .. reserved_GTL = 0x0 1910 // .. ==> 0XF8000B68[26:24] = 0x00000000U 1911 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1912 // .. reserved_RTERM = 0x0 1913 // .. ==> 0XF8000B68[31:27] = 0x00000000U 1914 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1915 // .. 1916 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU), 1917 // .. VREF_INT_EN = 0x1 1918 // .. ==> 0XF8000B6C[0:0] = 0x00000001U 1919 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 1920 // .. VREF_SEL = 0x4 1921 // .. ==> 0XF8000B6C[4:1] = 0x00000004U 1922 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U 1923 // .. VREF_EXT_EN = 0x0 1924 // .. ==> 0XF8000B6C[6:5] = 0x00000000U 1925 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1926 // .. reserved_VREF_PULLUP_EN = 0x0 1927 // .. ==> 0XF8000B6C[8:7] = 0x00000000U 1928 // .. ==> MASK : 0x00000180U VAL : 0x00000000U 1929 // .. REFIO_EN = 0x1 1930 // .. ==> 0XF8000B6C[9:9] = 0x00000001U 1931 // .. ==> MASK : 0x00000200U VAL : 0x00000200U 1932 // .. reserved_REFIO_TEST = 0x3 1933 // .. ==> 0XF8000B6C[11:10] = 0x00000003U 1934 // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U 1935 // .. reserved_REFIO_PULLUP_EN = 0x0 1936 // .. ==> 0XF8000B6C[12:12] = 0x00000000U 1937 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 1938 // .. reserved_DRST_B_PULLUP_EN = 0x0 1939 // .. ==> 0XF8000B6C[13:13] = 0x00000000U 1940 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 1941 // .. reserved_CKE_PULLUP_EN = 0x0 1942 // .. ==> 0XF8000B6C[14:14] = 0x00000000U 1943 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 1944 // .. 1945 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U), 1946 // .. .. START: ASSERT RESET 1947 // .. .. RESET = 1 1948 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 1949 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1950 // .. .. 1951 EMIT_MASKWRITE(0XF8000B70, 0x00000001U ,0x00000001U), 1952 // .. .. FINISH: ASSERT RESET 1953 // .. .. START: DEASSERT RESET 1954 // .. .. RESET = 0 1955 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U 1956 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1957 // .. .. reserved_VRN_OUT = 0x1 1958 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 1959 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 1960 // .. .. 1961 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U), 1962 // .. .. FINISH: DEASSERT RESET 1963 // .. .. RESET = 0x1 1964 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 1965 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1966 // .. .. ENABLE = 0x1 1967 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U 1968 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 1969 // .. .. reserved_VRP_TRI = 0x0 1970 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U 1971 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1972 // .. .. reserved_VRN_TRI = 0x0 1973 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U 1974 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1975 // .. .. reserved_VRP_OUT = 0x0 1976 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U 1977 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 1978 // .. .. reserved_VRN_OUT = 0x1 1979 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 1980 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 1981 // .. .. NREF_OPT1 = 0x0 1982 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U 1983 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U 1984 // .. .. NREF_OPT2 = 0x0 1985 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U 1986 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U 1987 // .. .. NREF_OPT4 = 0x1 1988 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U 1989 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U 1990 // .. .. PREF_OPT1 = 0x0 1991 // .. .. ==> 0XF8000B70[15:14] = 0x00000000U 1992 // .. .. ==> MASK : 0x0000C000U VAL : 0x00000000U 1993 // .. .. PREF_OPT2 = 0x0 1994 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U 1995 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U 1996 // .. .. UPDATE_CONTROL = 0x0 1997 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U 1998 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 1999 // .. .. reserved_INIT_COMPLETE = 0x0 2000 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U 2001 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 2002 // .. .. reserved_TST_CLK = 0x0 2003 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U 2004 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 2005 // .. .. reserved_TST_HLN = 0x0 2006 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U 2007 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 2008 // .. .. reserved_TST_HLP = 0x0 2009 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U 2010 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 2011 // .. .. reserved_TST_RST = 0x0 2012 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U 2013 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 2014 // .. .. reserved_INT_DCI_EN = 0x0 2015 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U 2016 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 2017 // .. .. 2018 EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU ,0x00000823U), 2019 // .. FINISH: DDRIOB SETTINGS 2020 // .. START: MIO PROGRAMMING 2021 // .. TRI_ENABLE = 0 2022 // .. ==> 0XF8000700[0:0] = 0x00000000U 2023 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2024 // .. L0_SEL = 1 2025 // .. ==> 0XF8000700[1:1] = 0x00000001U 2026 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2027 // .. L1_SEL = 0 2028 // .. ==> 0XF8000700[2:2] = 0x00000000U 2029 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2030 // .. L2_SEL = 0 2031 // .. ==> 0XF8000700[4:3] = 0x00000000U 2032 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2033 // .. L3_SEL = 0 2034 // .. ==> 0XF8000700[7:5] = 0x00000000U 2035 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2036 // .. Speed = 0 2037 // .. ==> 0XF8000700[8:8] = 0x00000000U 2038 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2039 // .. IO_Type = 1 2040 // .. ==> 0XF8000700[11:9] = 0x00000001U 2041 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2042 // .. PULLUP = 1 2043 // .. ==> 0XF8000700[12:12] = 0x00000001U 2044 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2045 // .. DisableRcvr = 0 2046 // .. ==> 0XF8000700[13:13] = 0x00000000U 2047 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2048 // .. 2049 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00001202U), 2050 // .. TRI_ENABLE = 0 2051 // .. ==> 0XF8000704[0:0] = 0x00000000U 2052 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2053 // .. L0_SEL = 1 2054 // .. ==> 0XF8000704[1:1] = 0x00000001U 2055 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2056 // .. L1_SEL = 0 2057 // .. ==> 0XF8000704[2:2] = 0x00000000U 2058 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2059 // .. L2_SEL = 0 2060 // .. ==> 0XF8000704[4:3] = 0x00000000U 2061 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2062 // .. L3_SEL = 0 2063 // .. ==> 0XF8000704[7:5] = 0x00000000U 2064 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2065 // .. Speed = 0 2066 // .. ==> 0XF8000704[8:8] = 0x00000000U 2067 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2068 // .. IO_Type = 1 2069 // .. ==> 0XF8000704[11:9] = 0x00000001U 2070 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2071 // .. PULLUP = 1 2072 // .. ==> 0XF8000704[12:12] = 0x00000001U 2073 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2074 // .. DisableRcvr = 0 2075 // .. ==> 0XF8000704[13:13] = 0x00000000U 2076 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2077 // .. 2078 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U), 2079 // .. TRI_ENABLE = 0 2080 // .. ==> 0XF8000708[0:0] = 0x00000000U 2081 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2082 // .. L0_SEL = 1 2083 // .. ==> 0XF8000708[1:1] = 0x00000001U 2084 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2085 // .. L1_SEL = 0 2086 // .. ==> 0XF8000708[2:2] = 0x00000000U 2087 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2088 // .. L2_SEL = 0 2089 // .. ==> 0XF8000708[4:3] = 0x00000000U 2090 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2091 // .. L3_SEL = 0 2092 // .. ==> 0XF8000708[7:5] = 0x00000000U 2093 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2094 // .. Speed = 0 2095 // .. ==> 0XF8000708[8:8] = 0x00000000U 2096 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2097 // .. IO_Type = 1 2098 // .. ==> 0XF8000708[11:9] = 0x00000001U 2099 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2100 // .. PULLUP = 0 2101 // .. ==> 0XF8000708[12:12] = 0x00000000U 2102 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2103 // .. DisableRcvr = 0 2104 // .. ==> 0XF8000708[13:13] = 0x00000000U 2105 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2106 // .. 2107 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U), 2108 // .. TRI_ENABLE = 0 2109 // .. ==> 0XF800070C[0:0] = 0x00000000U 2110 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2111 // .. L0_SEL = 1 2112 // .. ==> 0XF800070C[1:1] = 0x00000001U 2113 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2114 // .. L1_SEL = 0 2115 // .. ==> 0XF800070C[2:2] = 0x00000000U 2116 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2117 // .. L2_SEL = 0 2118 // .. ==> 0XF800070C[4:3] = 0x00000000U 2119 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2120 // .. L3_SEL = 0 2121 // .. ==> 0XF800070C[7:5] = 0x00000000U 2122 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2123 // .. Speed = 0 2124 // .. ==> 0XF800070C[8:8] = 0x00000000U 2125 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2126 // .. IO_Type = 1 2127 // .. ==> 0XF800070C[11:9] = 0x00000001U 2128 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2129 // .. PULLUP = 0 2130 // .. ==> 0XF800070C[12:12] = 0x00000000U 2131 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2132 // .. DisableRcvr = 0 2133 // .. ==> 0XF800070C[13:13] = 0x00000000U 2134 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2135 // .. 2136 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U), 2137 // .. TRI_ENABLE = 0 2138 // .. ==> 0XF8000710[0:0] = 0x00000000U 2139 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2140 // .. L0_SEL = 1 2141 // .. ==> 0XF8000710[1:1] = 0x00000001U 2142 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2143 // .. L1_SEL = 0 2144 // .. ==> 0XF8000710[2:2] = 0x00000000U 2145 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2146 // .. L2_SEL = 0 2147 // .. ==> 0XF8000710[4:3] = 0x00000000U 2148 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2149 // .. L3_SEL = 0 2150 // .. ==> 0XF8000710[7:5] = 0x00000000U 2151 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2152 // .. Speed = 0 2153 // .. ==> 0XF8000710[8:8] = 0x00000000U 2154 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2155 // .. IO_Type = 1 2156 // .. ==> 0XF8000710[11:9] = 0x00000001U 2157 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2158 // .. PULLUP = 0 2159 // .. ==> 0XF8000710[12:12] = 0x00000000U 2160 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2161 // .. DisableRcvr = 0 2162 // .. ==> 0XF8000710[13:13] = 0x00000000U 2163 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2164 // .. 2165 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U), 2166 // .. TRI_ENABLE = 0 2167 // .. ==> 0XF8000714[0:0] = 0x00000000U 2168 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2169 // .. L0_SEL = 1 2170 // .. ==> 0XF8000714[1:1] = 0x00000001U 2171 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2172 // .. L1_SEL = 0 2173 // .. ==> 0XF8000714[2:2] = 0x00000000U 2174 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2175 // .. L2_SEL = 0 2176 // .. ==> 0XF8000714[4:3] = 0x00000000U 2177 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2178 // .. L3_SEL = 0 2179 // .. ==> 0XF8000714[7:5] = 0x00000000U 2180 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2181 // .. Speed = 0 2182 // .. ==> 0XF8000714[8:8] = 0x00000000U 2183 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2184 // .. IO_Type = 1 2185 // .. ==> 0XF8000714[11:9] = 0x00000001U 2186 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2187 // .. PULLUP = 0 2188 // .. ==> 0XF8000714[12:12] = 0x00000000U 2189 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2190 // .. DisableRcvr = 0 2191 // .. ==> 0XF8000714[13:13] = 0x00000000U 2192 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2193 // .. 2194 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U), 2195 // .. TRI_ENABLE = 0 2196 // .. ==> 0XF8000718[0:0] = 0x00000000U 2197 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2198 // .. L0_SEL = 1 2199 // .. ==> 0XF8000718[1:1] = 0x00000001U 2200 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2201 // .. L1_SEL = 0 2202 // .. ==> 0XF8000718[2:2] = 0x00000000U 2203 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2204 // .. L2_SEL = 0 2205 // .. ==> 0XF8000718[4:3] = 0x00000000U 2206 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2207 // .. L3_SEL = 0 2208 // .. ==> 0XF8000718[7:5] = 0x00000000U 2209 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2210 // .. Speed = 0 2211 // .. ==> 0XF8000718[8:8] = 0x00000000U 2212 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2213 // .. IO_Type = 1 2214 // .. ==> 0XF8000718[11:9] = 0x00000001U 2215 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2216 // .. PULLUP = 0 2217 // .. ==> 0XF8000718[12:12] = 0x00000000U 2218 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2219 // .. DisableRcvr = 0 2220 // .. ==> 0XF8000718[13:13] = 0x00000000U 2221 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2222 // .. 2223 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U), 2224 // .. TRI_ENABLE = 0 2225 // .. ==> 0XF800071C[0:0] = 0x00000000U 2226 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2227 // .. L0_SEL = 0 2228 // .. ==> 0XF800071C[1:1] = 0x00000000U 2229 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2230 // .. L1_SEL = 0 2231 // .. ==> 0XF800071C[2:2] = 0x00000000U 2232 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2233 // .. L2_SEL = 0 2234 // .. ==> 0XF800071C[4:3] = 0x00000000U 2235 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2236 // .. L3_SEL = 0 2237 // .. ==> 0XF800071C[7:5] = 0x00000000U 2238 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2239 // .. Speed = 0 2240 // .. ==> 0XF800071C[8:8] = 0x00000000U 2241 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2242 // .. IO_Type = 1 2243 // .. ==> 0XF800071C[11:9] = 0x00000001U 2244 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2245 // .. PULLUP = 0 2246 // .. ==> 0XF800071C[12:12] = 0x00000000U 2247 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2248 // .. DisableRcvr = 0 2249 // .. ==> 0XF800071C[13:13] = 0x00000000U 2250 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2251 // .. 2252 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U), 2253 // .. TRI_ENABLE = 0 2254 // .. ==> 0XF8000720[0:0] = 0x00000000U 2255 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2256 // .. L0_SEL = 1 2257 // .. ==> 0XF8000720[1:1] = 0x00000001U 2258 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2259 // .. L1_SEL = 0 2260 // .. ==> 0XF8000720[2:2] = 0x00000000U 2261 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2262 // .. L2_SEL = 0 2263 // .. ==> 0XF8000720[4:3] = 0x00000000U 2264 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2265 // .. L3_SEL = 0 2266 // .. ==> 0XF8000720[7:5] = 0x00000000U 2267 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2268 // .. Speed = 0 2269 // .. ==> 0XF8000720[8:8] = 0x00000000U 2270 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2271 // .. IO_Type = 1 2272 // .. ==> 0XF8000720[11:9] = 0x00000001U 2273 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2274 // .. PULLUP = 0 2275 // .. ==> 0XF8000720[12:12] = 0x00000000U 2276 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2277 // .. DisableRcvr = 0 2278 // .. ==> 0XF8000720[13:13] = 0x00000000U 2279 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2280 // .. 2281 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U), 2282 // .. TRI_ENABLE = 0 2283 // .. ==> 0XF8000724[0:0] = 0x00000000U 2284 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2285 // .. L0_SEL = 1 2286 // .. ==> 0XF8000724[1:1] = 0x00000001U 2287 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2288 // .. L1_SEL = 0 2289 // .. ==> 0XF8000724[2:2] = 0x00000000U 2290 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2291 // .. L2_SEL = 0 2292 // .. ==> 0XF8000724[4:3] = 0x00000000U 2293 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2294 // .. L3_SEL = 0 2295 // .. ==> 0XF8000724[7:5] = 0x00000000U 2296 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2297 // .. Speed = 0 2298 // .. ==> 0XF8000724[8:8] = 0x00000000U 2299 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2300 // .. IO_Type = 1 2301 // .. ==> 0XF8000724[11:9] = 0x00000001U 2302 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2303 // .. PULLUP = 1 2304 // .. ==> 0XF8000724[12:12] = 0x00000001U 2305 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2306 // .. DisableRcvr = 0 2307 // .. ==> 0XF8000724[13:13] = 0x00000000U 2308 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2309 // .. 2310 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001202U), 2311 // .. TRI_ENABLE = 0 2312 // .. ==> 0XF8000728[0:0] = 0x00000000U 2313 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2314 // .. L0_SEL = 1 2315 // .. ==> 0XF8000728[1:1] = 0x00000001U 2316 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2317 // .. L1_SEL = 0 2318 // .. ==> 0XF8000728[2:2] = 0x00000000U 2319 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2320 // .. L2_SEL = 0 2321 // .. ==> 0XF8000728[4:3] = 0x00000000U 2322 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2323 // .. L3_SEL = 0 2324 // .. ==> 0XF8000728[7:5] = 0x00000000U 2325 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2326 // .. Speed = 0 2327 // .. ==> 0XF8000728[8:8] = 0x00000000U 2328 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2329 // .. IO_Type = 1 2330 // .. ==> 0XF8000728[11:9] = 0x00000001U 2331 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2332 // .. PULLUP = 1 2333 // .. ==> 0XF8000728[12:12] = 0x00000001U 2334 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2335 // .. DisableRcvr = 0 2336 // .. ==> 0XF8000728[13:13] = 0x00000000U 2337 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2338 // .. 2339 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001202U), 2340 // .. TRI_ENABLE = 0 2341 // .. ==> 0XF800072C[0:0] = 0x00000000U 2342 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2343 // .. L0_SEL = 1 2344 // .. ==> 0XF800072C[1:1] = 0x00000001U 2345 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2346 // .. L1_SEL = 0 2347 // .. ==> 0XF800072C[2:2] = 0x00000000U 2348 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2349 // .. L2_SEL = 0 2350 // .. ==> 0XF800072C[4:3] = 0x00000000U 2351 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2352 // .. L3_SEL = 0 2353 // .. ==> 0XF800072C[7:5] = 0x00000000U 2354 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2355 // .. Speed = 0 2356 // .. ==> 0XF800072C[8:8] = 0x00000000U 2357 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2358 // .. IO_Type = 1 2359 // .. ==> 0XF800072C[11:9] = 0x00000001U 2360 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2361 // .. PULLUP = 1 2362 // .. ==> 0XF800072C[12:12] = 0x00000001U 2363 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2364 // .. DisableRcvr = 0 2365 // .. ==> 0XF800072C[13:13] = 0x00000000U 2366 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2367 // .. 2368 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001202U), 2369 // .. TRI_ENABLE = 0 2370 // .. ==> 0XF8000730[0:0] = 0x00000000U 2371 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2372 // .. L0_SEL = 1 2373 // .. ==> 0XF8000730[1:1] = 0x00000001U 2374 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2375 // .. L1_SEL = 0 2376 // .. ==> 0XF8000730[2:2] = 0x00000000U 2377 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2378 // .. L2_SEL = 0 2379 // .. ==> 0XF8000730[4:3] = 0x00000000U 2380 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2381 // .. L3_SEL = 0 2382 // .. ==> 0XF8000730[7:5] = 0x00000000U 2383 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2384 // .. Speed = 0 2385 // .. ==> 0XF8000730[8:8] = 0x00000000U 2386 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2387 // .. IO_Type = 1 2388 // .. ==> 0XF8000730[11:9] = 0x00000001U 2389 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2390 // .. PULLUP = 1 2391 // .. ==> 0XF8000730[12:12] = 0x00000001U 2392 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2393 // .. DisableRcvr = 0 2394 // .. ==> 0XF8000730[13:13] = 0x00000000U 2395 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2396 // .. 2397 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001202U), 2398 // .. TRI_ENABLE = 0 2399 // .. ==> 0XF8000734[0:0] = 0x00000000U 2400 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2401 // .. L0_SEL = 1 2402 // .. ==> 0XF8000734[1:1] = 0x00000001U 2403 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2404 // .. L1_SEL = 0 2405 // .. ==> 0XF8000734[2:2] = 0x00000000U 2406 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2407 // .. L2_SEL = 0 2408 // .. ==> 0XF8000734[4:3] = 0x00000000U 2409 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2410 // .. L3_SEL = 0 2411 // .. ==> 0XF8000734[7:5] = 0x00000000U 2412 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2413 // .. Speed = 0 2414 // .. ==> 0XF8000734[8:8] = 0x00000000U 2415 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2416 // .. IO_Type = 1 2417 // .. ==> 0XF8000734[11:9] = 0x00000001U 2418 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2419 // .. PULLUP = 1 2420 // .. ==> 0XF8000734[12:12] = 0x00000001U 2421 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2422 // .. DisableRcvr = 0 2423 // .. ==> 0XF8000734[13:13] = 0x00000000U 2424 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2425 // .. 2426 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001202U), 2427 // .. TRI_ENABLE = 1 2428 // .. ==> 0XF8000738[0:0] = 0x00000001U 2429 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2430 // .. Speed = 0 2431 // .. ==> 0XF8000738[8:8] = 0x00000000U 2432 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2433 // .. IO_Type = 1 2434 // .. ==> 0XF8000738[11:9] = 0x00000001U 2435 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2436 // .. PULLUP = 1 2437 // .. ==> 0XF8000738[12:12] = 0x00000001U 2438 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2439 // .. DisableRcvr = 0 2440 // .. ==> 0XF8000738[13:13] = 0x00000000U 2441 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2442 // .. 2443 EMIT_MASKWRITE(0XF8000738, 0x00003F01U ,0x00001201U), 2444 // .. TRI_ENABLE = 1 2445 // .. ==> 0XF800073C[0:0] = 0x00000001U 2446 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2447 // .. Speed = 0 2448 // .. ==> 0XF800073C[8:8] = 0x00000000U 2449 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2450 // .. IO_Type = 1 2451 // .. ==> 0XF800073C[11:9] = 0x00000001U 2452 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2453 // .. PULLUP = 1 2454 // .. ==> 0XF800073C[12:12] = 0x00000001U 2455 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2456 // .. DisableRcvr = 0 2457 // .. ==> 0XF800073C[13:13] = 0x00000000U 2458 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2459 // .. 2460 EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U), 2461 // .. TRI_ENABLE = 0 2462 // .. ==> 0XF8000740[0:0] = 0x00000000U 2463 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2464 // .. L0_SEL = 1 2465 // .. ==> 0XF8000740[1:1] = 0x00000001U 2466 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2467 // .. L1_SEL = 0 2468 // .. ==> 0XF8000740[2:2] = 0x00000000U 2469 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2470 // .. L2_SEL = 0 2471 // .. ==> 0XF8000740[4:3] = 0x00000000U 2472 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2473 // .. L3_SEL = 0 2474 // .. ==> 0XF8000740[7:5] = 0x00000000U 2475 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2476 // .. Speed = 0 2477 // .. ==> 0XF8000740[8:8] = 0x00000000U 2478 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2479 // .. IO_Type = 4 2480 // .. ==> 0XF8000740[11:9] = 0x00000004U 2481 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2482 // .. PULLUP = 0 2483 // .. ==> 0XF8000740[12:12] = 0x00000000U 2484 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2485 // .. DisableRcvr = 1 2486 // .. ==> 0XF8000740[13:13] = 0x00000001U 2487 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 2488 // .. 2489 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U), 2490 // .. TRI_ENABLE = 0 2491 // .. ==> 0XF8000744[0:0] = 0x00000000U 2492 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2493 // .. L0_SEL = 1 2494 // .. ==> 0XF8000744[1:1] = 0x00000001U 2495 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2496 // .. L1_SEL = 0 2497 // .. ==> 0XF8000744[2:2] = 0x00000000U 2498 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2499 // .. L2_SEL = 0 2500 // .. ==> 0XF8000744[4:3] = 0x00000000U 2501 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2502 // .. L3_SEL = 0 2503 // .. ==> 0XF8000744[7:5] = 0x00000000U 2504 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2505 // .. Speed = 0 2506 // .. ==> 0XF8000744[8:8] = 0x00000000U 2507 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2508 // .. IO_Type = 4 2509 // .. ==> 0XF8000744[11:9] = 0x00000004U 2510 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2511 // .. PULLUP = 0 2512 // .. ==> 0XF8000744[12:12] = 0x00000000U 2513 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2514 // .. DisableRcvr = 1 2515 // .. ==> 0XF8000744[13:13] = 0x00000001U 2516 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 2517 // .. 2518 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U), 2519 // .. TRI_ENABLE = 0 2520 // .. ==> 0XF8000748[0:0] = 0x00000000U 2521 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2522 // .. L0_SEL = 1 2523 // .. ==> 0XF8000748[1:1] = 0x00000001U 2524 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2525 // .. L1_SEL = 0 2526 // .. ==> 0XF8000748[2:2] = 0x00000000U 2527 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2528 // .. L2_SEL = 0 2529 // .. ==> 0XF8000748[4:3] = 0x00000000U 2530 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2531 // .. L3_SEL = 0 2532 // .. ==> 0XF8000748[7:5] = 0x00000000U 2533 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2534 // .. Speed = 0 2535 // .. ==> 0XF8000748[8:8] = 0x00000000U 2536 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2537 // .. IO_Type = 4 2538 // .. ==> 0XF8000748[11:9] = 0x00000004U 2539 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2540 // .. PULLUP = 0 2541 // .. ==> 0XF8000748[12:12] = 0x00000000U 2542 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2543 // .. DisableRcvr = 1 2544 // .. ==> 0XF8000748[13:13] = 0x00000001U 2545 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 2546 // .. 2547 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U), 2548 // .. TRI_ENABLE = 0 2549 // .. ==> 0XF800074C[0:0] = 0x00000000U 2550 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2551 // .. L0_SEL = 1 2552 // .. ==> 0XF800074C[1:1] = 0x00000001U 2553 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2554 // .. L1_SEL = 0 2555 // .. ==> 0XF800074C[2:2] = 0x00000000U 2556 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2557 // .. L2_SEL = 0 2558 // .. ==> 0XF800074C[4:3] = 0x00000000U 2559 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2560 // .. L3_SEL = 0 2561 // .. ==> 0XF800074C[7:5] = 0x00000000U 2562 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2563 // .. Speed = 0 2564 // .. ==> 0XF800074C[8:8] = 0x00000000U 2565 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2566 // .. IO_Type = 4 2567 // .. ==> 0XF800074C[11:9] = 0x00000004U 2568 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2569 // .. PULLUP = 0 2570 // .. ==> 0XF800074C[12:12] = 0x00000000U 2571 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2572 // .. DisableRcvr = 1 2573 // .. ==> 0XF800074C[13:13] = 0x00000001U 2574 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 2575 // .. 2576 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U), 2577 // .. TRI_ENABLE = 0 2578 // .. ==> 0XF8000750[0:0] = 0x00000000U 2579 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2580 // .. L0_SEL = 1 2581 // .. ==> 0XF8000750[1:1] = 0x00000001U 2582 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2583 // .. L1_SEL = 0 2584 // .. ==> 0XF8000750[2:2] = 0x00000000U 2585 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2586 // .. L2_SEL = 0 2587 // .. ==> 0XF8000750[4:3] = 0x00000000U 2588 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2589 // .. L3_SEL = 0 2590 // .. ==> 0XF8000750[7:5] = 0x00000000U 2591 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2592 // .. Speed = 0 2593 // .. ==> 0XF8000750[8:8] = 0x00000000U 2594 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2595 // .. IO_Type = 4 2596 // .. ==> 0XF8000750[11:9] = 0x00000004U 2597 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2598 // .. PULLUP = 0 2599 // .. ==> 0XF8000750[12:12] = 0x00000000U 2600 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2601 // .. DisableRcvr = 1 2602 // .. ==> 0XF8000750[13:13] = 0x00000001U 2603 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 2604 // .. 2605 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U), 2606 // .. TRI_ENABLE = 0 2607 // .. ==> 0XF8000754[0:0] = 0x00000000U 2608 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2609 // .. L0_SEL = 1 2610 // .. ==> 0XF8000754[1:1] = 0x00000001U 2611 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2612 // .. L1_SEL = 0 2613 // .. ==> 0XF8000754[2:2] = 0x00000000U 2614 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2615 // .. L2_SEL = 0 2616 // .. ==> 0XF8000754[4:3] = 0x00000000U 2617 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2618 // .. L3_SEL = 0 2619 // .. ==> 0XF8000754[7:5] = 0x00000000U 2620 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2621 // .. Speed = 0 2622 // .. ==> 0XF8000754[8:8] = 0x00000000U 2623 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2624 // .. IO_Type = 4 2625 // .. ==> 0XF8000754[11:9] = 0x00000004U 2626 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2627 // .. PULLUP = 0 2628 // .. ==> 0XF8000754[12:12] = 0x00000000U 2629 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2630 // .. DisableRcvr = 1 2631 // .. ==> 0XF8000754[13:13] = 0x00000001U 2632 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 2633 // .. 2634 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U), 2635 // .. TRI_ENABLE = 1 2636 // .. ==> 0XF8000758[0:0] = 0x00000001U 2637 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2638 // .. L0_SEL = 1 2639 // .. ==> 0XF8000758[1:1] = 0x00000001U 2640 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2641 // .. L1_SEL = 0 2642 // .. ==> 0XF8000758[2:2] = 0x00000000U 2643 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2644 // .. L2_SEL = 0 2645 // .. ==> 0XF8000758[4:3] = 0x00000000U 2646 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2647 // .. L3_SEL = 0 2648 // .. ==> 0XF8000758[7:5] = 0x00000000U 2649 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2650 // .. Speed = 0 2651 // .. ==> 0XF8000758[8:8] = 0x00000000U 2652 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2653 // .. IO_Type = 4 2654 // .. ==> 0XF8000758[11:9] = 0x00000004U 2655 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2656 // .. PULLUP = 0 2657 // .. ==> 0XF8000758[12:12] = 0x00000000U 2658 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2659 // .. DisableRcvr = 0 2660 // .. ==> 0XF8000758[13:13] = 0x00000000U 2661 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2662 // .. 2663 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U), 2664 // .. TRI_ENABLE = 1 2665 // .. ==> 0XF800075C[0:0] = 0x00000001U 2666 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2667 // .. L0_SEL = 1 2668 // .. ==> 0XF800075C[1:1] = 0x00000001U 2669 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2670 // .. L1_SEL = 0 2671 // .. ==> 0XF800075C[2:2] = 0x00000000U 2672 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2673 // .. L2_SEL = 0 2674 // .. ==> 0XF800075C[4:3] = 0x00000000U 2675 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2676 // .. L3_SEL = 0 2677 // .. ==> 0XF800075C[7:5] = 0x00000000U 2678 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2679 // .. Speed = 0 2680 // .. ==> 0XF800075C[8:8] = 0x00000000U 2681 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2682 // .. IO_Type = 4 2683 // .. ==> 0XF800075C[11:9] = 0x00000004U 2684 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2685 // .. PULLUP = 0 2686 // .. ==> 0XF800075C[12:12] = 0x00000000U 2687 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2688 // .. DisableRcvr = 0 2689 // .. ==> 0XF800075C[13:13] = 0x00000000U 2690 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2691 // .. 2692 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U), 2693 // .. TRI_ENABLE = 1 2694 // .. ==> 0XF8000760[0:0] = 0x00000001U 2695 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2696 // .. L0_SEL = 1 2697 // .. ==> 0XF8000760[1:1] = 0x00000001U 2698 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2699 // .. L1_SEL = 0 2700 // .. ==> 0XF8000760[2:2] = 0x00000000U 2701 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2702 // .. L2_SEL = 0 2703 // .. ==> 0XF8000760[4:3] = 0x00000000U 2704 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2705 // .. L3_SEL = 0 2706 // .. ==> 0XF8000760[7:5] = 0x00000000U 2707 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2708 // .. Speed = 0 2709 // .. ==> 0XF8000760[8:8] = 0x00000000U 2710 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2711 // .. IO_Type = 4 2712 // .. ==> 0XF8000760[11:9] = 0x00000004U 2713 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2714 // .. PULLUP = 0 2715 // .. ==> 0XF8000760[12:12] = 0x00000000U 2716 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2717 // .. DisableRcvr = 0 2718 // .. ==> 0XF8000760[13:13] = 0x00000000U 2719 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2720 // .. 2721 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U), 2722 // .. TRI_ENABLE = 1 2723 // .. ==> 0XF8000764[0:0] = 0x00000001U 2724 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2725 // .. L0_SEL = 1 2726 // .. ==> 0XF8000764[1:1] = 0x00000001U 2727 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2728 // .. L1_SEL = 0 2729 // .. ==> 0XF8000764[2:2] = 0x00000000U 2730 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2731 // .. L2_SEL = 0 2732 // .. ==> 0XF8000764[4:3] = 0x00000000U 2733 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2734 // .. L3_SEL = 0 2735 // .. ==> 0XF8000764[7:5] = 0x00000000U 2736 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2737 // .. Speed = 0 2738 // .. ==> 0XF8000764[8:8] = 0x00000000U 2739 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2740 // .. IO_Type = 4 2741 // .. ==> 0XF8000764[11:9] = 0x00000004U 2742 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2743 // .. PULLUP = 0 2744 // .. ==> 0XF8000764[12:12] = 0x00000000U 2745 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2746 // .. DisableRcvr = 0 2747 // .. ==> 0XF8000764[13:13] = 0x00000000U 2748 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2749 // .. 2750 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U), 2751 // .. TRI_ENABLE = 1 2752 // .. ==> 0XF8000768[0:0] = 0x00000001U 2753 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2754 // .. L0_SEL = 1 2755 // .. ==> 0XF8000768[1:1] = 0x00000001U 2756 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2757 // .. L1_SEL = 0 2758 // .. ==> 0XF8000768[2:2] = 0x00000000U 2759 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2760 // .. L2_SEL = 0 2761 // .. ==> 0XF8000768[4:3] = 0x00000000U 2762 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2763 // .. L3_SEL = 0 2764 // .. ==> 0XF8000768[7:5] = 0x00000000U 2765 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2766 // .. Speed = 0 2767 // .. ==> 0XF8000768[8:8] = 0x00000000U 2768 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2769 // .. IO_Type = 4 2770 // .. ==> 0XF8000768[11:9] = 0x00000004U 2771 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2772 // .. PULLUP = 0 2773 // .. ==> 0XF8000768[12:12] = 0x00000000U 2774 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2775 // .. DisableRcvr = 0 2776 // .. ==> 0XF8000768[13:13] = 0x00000000U 2777 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2778 // .. 2779 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U), 2780 // .. TRI_ENABLE = 1 2781 // .. ==> 0XF800076C[0:0] = 0x00000001U 2782 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2783 // .. L0_SEL = 1 2784 // .. ==> 0XF800076C[1:1] = 0x00000001U 2785 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2786 // .. L1_SEL = 0 2787 // .. ==> 0XF800076C[2:2] = 0x00000000U 2788 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2789 // .. L2_SEL = 0 2790 // .. ==> 0XF800076C[4:3] = 0x00000000U 2791 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2792 // .. L3_SEL = 0 2793 // .. ==> 0XF800076C[7:5] = 0x00000000U 2794 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2795 // .. Speed = 0 2796 // .. ==> 0XF800076C[8:8] = 0x00000000U 2797 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2798 // .. IO_Type = 4 2799 // .. ==> 0XF800076C[11:9] = 0x00000004U 2800 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2801 // .. PULLUP = 0 2802 // .. ==> 0XF800076C[12:12] = 0x00000000U 2803 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2804 // .. DisableRcvr = 0 2805 // .. ==> 0XF800076C[13:13] = 0x00000000U 2806 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2807 // .. 2808 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U), 2809 // .. TRI_ENABLE = 0 2810 // .. ==> 0XF8000770[0:0] = 0x00000000U 2811 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2812 // .. L0_SEL = 0 2813 // .. ==> 0XF8000770[1:1] = 0x00000000U 2814 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2815 // .. L1_SEL = 1 2816 // .. ==> 0XF8000770[2:2] = 0x00000001U 2817 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2818 // .. L2_SEL = 0 2819 // .. ==> 0XF8000770[4:3] = 0x00000000U 2820 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2821 // .. L3_SEL = 0 2822 // .. ==> 0XF8000770[7:5] = 0x00000000U 2823 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2824 // .. Speed = 0 2825 // .. ==> 0XF8000770[8:8] = 0x00000000U 2826 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2827 // .. IO_Type = 1 2828 // .. ==> 0XF8000770[11:9] = 0x00000001U 2829 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2830 // .. PULLUP = 0 2831 // .. ==> 0XF8000770[12:12] = 0x00000000U 2832 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2833 // .. DisableRcvr = 0 2834 // .. ==> 0XF8000770[13:13] = 0x00000000U 2835 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2836 // .. 2837 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U), 2838 // .. TRI_ENABLE = 1 2839 // .. ==> 0XF8000774[0:0] = 0x00000001U 2840 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2841 // .. L0_SEL = 0 2842 // .. ==> 0XF8000774[1:1] = 0x00000000U 2843 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2844 // .. L1_SEL = 1 2845 // .. ==> 0XF8000774[2:2] = 0x00000001U 2846 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2847 // .. L2_SEL = 0 2848 // .. ==> 0XF8000774[4:3] = 0x00000000U 2849 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2850 // .. L3_SEL = 0 2851 // .. ==> 0XF8000774[7:5] = 0x00000000U 2852 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2853 // .. Speed = 0 2854 // .. ==> 0XF8000774[8:8] = 0x00000000U 2855 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2856 // .. IO_Type = 1 2857 // .. ==> 0XF8000774[11:9] = 0x00000001U 2858 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2859 // .. PULLUP = 0 2860 // .. ==> 0XF8000774[12:12] = 0x00000000U 2861 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2862 // .. DisableRcvr = 0 2863 // .. ==> 0XF8000774[13:13] = 0x00000000U 2864 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2865 // .. 2866 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U), 2867 // .. TRI_ENABLE = 0 2868 // .. ==> 0XF8000778[0:0] = 0x00000000U 2869 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2870 // .. L0_SEL = 0 2871 // .. ==> 0XF8000778[1:1] = 0x00000000U 2872 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2873 // .. L1_SEL = 1 2874 // .. ==> 0XF8000778[2:2] = 0x00000001U 2875 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2876 // .. L2_SEL = 0 2877 // .. ==> 0XF8000778[4:3] = 0x00000000U 2878 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2879 // .. L3_SEL = 0 2880 // .. ==> 0XF8000778[7:5] = 0x00000000U 2881 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2882 // .. Speed = 0 2883 // .. ==> 0XF8000778[8:8] = 0x00000000U 2884 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2885 // .. IO_Type = 1 2886 // .. ==> 0XF8000778[11:9] = 0x00000001U 2887 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2888 // .. PULLUP = 0 2889 // .. ==> 0XF8000778[12:12] = 0x00000000U 2890 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2891 // .. DisableRcvr = 0 2892 // .. ==> 0XF8000778[13:13] = 0x00000000U 2893 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2894 // .. 2895 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U), 2896 // .. TRI_ENABLE = 1 2897 // .. ==> 0XF800077C[0:0] = 0x00000001U 2898 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2899 // .. L0_SEL = 0 2900 // .. ==> 0XF800077C[1:1] = 0x00000000U 2901 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2902 // .. L1_SEL = 1 2903 // .. ==> 0XF800077C[2:2] = 0x00000001U 2904 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2905 // .. L2_SEL = 0 2906 // .. ==> 0XF800077C[4:3] = 0x00000000U 2907 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2908 // .. L3_SEL = 0 2909 // .. ==> 0XF800077C[7:5] = 0x00000000U 2910 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2911 // .. Speed = 0 2912 // .. ==> 0XF800077C[8:8] = 0x00000000U 2913 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2914 // .. IO_Type = 1 2915 // .. ==> 0XF800077C[11:9] = 0x00000001U 2916 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2917 // .. PULLUP = 0 2918 // .. ==> 0XF800077C[12:12] = 0x00000000U 2919 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2920 // .. DisableRcvr = 0 2921 // .. ==> 0XF800077C[13:13] = 0x00000000U 2922 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2923 // .. 2924 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U), 2925 // .. TRI_ENABLE = 0 2926 // .. ==> 0XF8000780[0:0] = 0x00000000U 2927 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2928 // .. L0_SEL = 0 2929 // .. ==> 0XF8000780[1:1] = 0x00000000U 2930 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2931 // .. L1_SEL = 1 2932 // .. ==> 0XF8000780[2:2] = 0x00000001U 2933 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2934 // .. L2_SEL = 0 2935 // .. ==> 0XF8000780[4:3] = 0x00000000U 2936 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2937 // .. L3_SEL = 0 2938 // .. ==> 0XF8000780[7:5] = 0x00000000U 2939 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2940 // .. Speed = 0 2941 // .. ==> 0XF8000780[8:8] = 0x00000000U 2942 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2943 // .. IO_Type = 1 2944 // .. ==> 0XF8000780[11:9] = 0x00000001U 2945 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2946 // .. PULLUP = 0 2947 // .. ==> 0XF8000780[12:12] = 0x00000000U 2948 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2949 // .. DisableRcvr = 0 2950 // .. ==> 0XF8000780[13:13] = 0x00000000U 2951 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2952 // .. 2953 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U), 2954 // .. TRI_ENABLE = 0 2955 // .. ==> 0XF8000784[0:0] = 0x00000000U 2956 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2957 // .. L0_SEL = 0 2958 // .. ==> 0XF8000784[1:1] = 0x00000000U 2959 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2960 // .. L1_SEL = 1 2961 // .. ==> 0XF8000784[2:2] = 0x00000001U 2962 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2963 // .. L2_SEL = 0 2964 // .. ==> 0XF8000784[4:3] = 0x00000000U 2965 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2966 // .. L3_SEL = 0 2967 // .. ==> 0XF8000784[7:5] = 0x00000000U 2968 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2969 // .. Speed = 0 2970 // .. ==> 0XF8000784[8:8] = 0x00000000U 2971 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2972 // .. IO_Type = 1 2973 // .. ==> 0XF8000784[11:9] = 0x00000001U 2974 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2975 // .. PULLUP = 0 2976 // .. ==> 0XF8000784[12:12] = 0x00000000U 2977 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2978 // .. DisableRcvr = 0 2979 // .. ==> 0XF8000784[13:13] = 0x00000000U 2980 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2981 // .. 2982 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U), 2983 // .. TRI_ENABLE = 0 2984 // .. ==> 0XF8000788[0:0] = 0x00000000U 2985 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2986 // .. L0_SEL = 0 2987 // .. ==> 0XF8000788[1:1] = 0x00000000U 2988 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2989 // .. L1_SEL = 1 2990 // .. ==> 0XF8000788[2:2] = 0x00000001U 2991 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2992 // .. L2_SEL = 0 2993 // .. ==> 0XF8000788[4:3] = 0x00000000U 2994 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2995 // .. L3_SEL = 0 2996 // .. ==> 0XF8000788[7:5] = 0x00000000U 2997 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2998 // .. Speed = 0 2999 // .. ==> 0XF8000788[8:8] = 0x00000000U 3000 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3001 // .. IO_Type = 1 3002 // .. ==> 0XF8000788[11:9] = 0x00000001U 3003 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3004 // .. PULLUP = 0 3005 // .. ==> 0XF8000788[12:12] = 0x00000000U 3006 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3007 // .. DisableRcvr = 0 3008 // .. ==> 0XF8000788[13:13] = 0x00000000U 3009 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3010 // .. 3011 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U), 3012 // .. TRI_ENABLE = 0 3013 // .. ==> 0XF800078C[0:0] = 0x00000000U 3014 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3015 // .. L0_SEL = 0 3016 // .. ==> 0XF800078C[1:1] = 0x00000000U 3017 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3018 // .. L1_SEL = 1 3019 // .. ==> 0XF800078C[2:2] = 0x00000001U 3020 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3021 // .. L2_SEL = 0 3022 // .. ==> 0XF800078C[4:3] = 0x00000000U 3023 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3024 // .. L3_SEL = 0 3025 // .. ==> 0XF800078C[7:5] = 0x00000000U 3026 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3027 // .. Speed = 0 3028 // .. ==> 0XF800078C[8:8] = 0x00000000U 3029 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3030 // .. IO_Type = 1 3031 // .. ==> 0XF800078C[11:9] = 0x00000001U 3032 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3033 // .. PULLUP = 0 3034 // .. ==> 0XF800078C[12:12] = 0x00000000U 3035 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3036 // .. DisableRcvr = 0 3037 // .. ==> 0XF800078C[13:13] = 0x00000000U 3038 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3039 // .. 3040 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U), 3041 // .. TRI_ENABLE = 1 3042 // .. ==> 0XF8000790[0:0] = 0x00000001U 3043 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3044 // .. L0_SEL = 0 3045 // .. ==> 0XF8000790[1:1] = 0x00000000U 3046 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3047 // .. L1_SEL = 1 3048 // .. ==> 0XF8000790[2:2] = 0x00000001U 3049 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3050 // .. L2_SEL = 0 3051 // .. ==> 0XF8000790[4:3] = 0x00000000U 3052 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3053 // .. L3_SEL = 0 3054 // .. ==> 0XF8000790[7:5] = 0x00000000U 3055 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3056 // .. Speed = 0 3057 // .. ==> 0XF8000790[8:8] = 0x00000000U 3058 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3059 // .. IO_Type = 1 3060 // .. ==> 0XF8000790[11:9] = 0x00000001U 3061 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3062 // .. PULLUP = 0 3063 // .. ==> 0XF8000790[12:12] = 0x00000000U 3064 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3065 // .. DisableRcvr = 0 3066 // .. ==> 0XF8000790[13:13] = 0x00000000U 3067 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3068 // .. 3069 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U), 3070 // .. TRI_ENABLE = 0 3071 // .. ==> 0XF8000794[0:0] = 0x00000000U 3072 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3073 // .. L0_SEL = 0 3074 // .. ==> 0XF8000794[1:1] = 0x00000000U 3075 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3076 // .. L1_SEL = 1 3077 // .. ==> 0XF8000794[2:2] = 0x00000001U 3078 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3079 // .. L2_SEL = 0 3080 // .. ==> 0XF8000794[4:3] = 0x00000000U 3081 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3082 // .. L3_SEL = 0 3083 // .. ==> 0XF8000794[7:5] = 0x00000000U 3084 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3085 // .. Speed = 0 3086 // .. ==> 0XF8000794[8:8] = 0x00000000U 3087 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3088 // .. IO_Type = 1 3089 // .. ==> 0XF8000794[11:9] = 0x00000001U 3090 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3091 // .. PULLUP = 0 3092 // .. ==> 0XF8000794[12:12] = 0x00000000U 3093 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3094 // .. DisableRcvr = 0 3095 // .. ==> 0XF8000794[13:13] = 0x00000000U 3096 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3097 // .. 3098 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U), 3099 // .. TRI_ENABLE = 0 3100 // .. ==> 0XF8000798[0:0] = 0x00000000U 3101 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3102 // .. L0_SEL = 0 3103 // .. ==> 0XF8000798[1:1] = 0x00000000U 3104 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3105 // .. L1_SEL = 1 3106 // .. ==> 0XF8000798[2:2] = 0x00000001U 3107 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3108 // .. L2_SEL = 0 3109 // .. ==> 0XF8000798[4:3] = 0x00000000U 3110 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3111 // .. L3_SEL = 0 3112 // .. ==> 0XF8000798[7:5] = 0x00000000U 3113 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3114 // .. Speed = 0 3115 // .. ==> 0XF8000798[8:8] = 0x00000000U 3116 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3117 // .. IO_Type = 1 3118 // .. ==> 0XF8000798[11:9] = 0x00000001U 3119 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3120 // .. PULLUP = 0 3121 // .. ==> 0XF8000798[12:12] = 0x00000000U 3122 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3123 // .. DisableRcvr = 0 3124 // .. ==> 0XF8000798[13:13] = 0x00000000U 3125 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3126 // .. 3127 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U), 3128 // .. TRI_ENABLE = 0 3129 // .. ==> 0XF800079C[0:0] = 0x00000000U 3130 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3131 // .. L0_SEL = 0 3132 // .. ==> 0XF800079C[1:1] = 0x00000000U 3133 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3134 // .. L1_SEL = 1 3135 // .. ==> 0XF800079C[2:2] = 0x00000001U 3136 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3137 // .. L2_SEL = 0 3138 // .. ==> 0XF800079C[4:3] = 0x00000000U 3139 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3140 // .. L3_SEL = 0 3141 // .. ==> 0XF800079C[7:5] = 0x00000000U 3142 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3143 // .. Speed = 0 3144 // .. ==> 0XF800079C[8:8] = 0x00000000U 3145 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3146 // .. IO_Type = 1 3147 // .. ==> 0XF800079C[11:9] = 0x00000001U 3148 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3149 // .. PULLUP = 0 3150 // .. ==> 0XF800079C[12:12] = 0x00000000U 3151 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3152 // .. DisableRcvr = 0 3153 // .. ==> 0XF800079C[13:13] = 0x00000000U 3154 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3155 // .. 3156 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U), 3157 // .. TRI_ENABLE = 0 3158 // .. ==> 0XF80007A0[0:0] = 0x00000000U 3159 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3160 // .. L0_SEL = 0 3161 // .. ==> 0XF80007A0[1:1] = 0x00000000U 3162 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3163 // .. L1_SEL = 0 3164 // .. ==> 0XF80007A0[2:2] = 0x00000000U 3165 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3166 // .. L2_SEL = 0 3167 // .. ==> 0XF80007A0[4:3] = 0x00000000U 3168 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3169 // .. L3_SEL = 4 3170 // .. ==> 0XF80007A0[7:5] = 0x00000004U 3171 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3172 // .. Speed = 0 3173 // .. ==> 0XF80007A0[8:8] = 0x00000000U 3174 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3175 // .. IO_Type = 1 3176 // .. ==> 0XF80007A0[11:9] = 0x00000001U 3177 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3178 // .. PULLUP = 0 3179 // .. ==> 0XF80007A0[12:12] = 0x00000000U 3180 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3181 // .. DisableRcvr = 0 3182 // .. ==> 0XF80007A0[13:13] = 0x00000000U 3183 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3184 // .. 3185 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U), 3186 // .. TRI_ENABLE = 0 3187 // .. ==> 0XF80007A4[0:0] = 0x00000000U 3188 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3189 // .. L0_SEL = 0 3190 // .. ==> 0XF80007A4[1:1] = 0x00000000U 3191 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3192 // .. L1_SEL = 0 3193 // .. ==> 0XF80007A4[2:2] = 0x00000000U 3194 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3195 // .. L2_SEL = 0 3196 // .. ==> 0XF80007A4[4:3] = 0x00000000U 3197 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3198 // .. L3_SEL = 4 3199 // .. ==> 0XF80007A4[7:5] = 0x00000004U 3200 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3201 // .. Speed = 0 3202 // .. ==> 0XF80007A4[8:8] = 0x00000000U 3203 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3204 // .. IO_Type = 1 3205 // .. ==> 0XF80007A4[11:9] = 0x00000001U 3206 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3207 // .. PULLUP = 0 3208 // .. ==> 0XF80007A4[12:12] = 0x00000000U 3209 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3210 // .. DisableRcvr = 0 3211 // .. ==> 0XF80007A4[13:13] = 0x00000000U 3212 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3213 // .. 3214 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U), 3215 // .. TRI_ENABLE = 0 3216 // .. ==> 0XF80007A8[0:0] = 0x00000000U 3217 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3218 // .. L0_SEL = 0 3219 // .. ==> 0XF80007A8[1:1] = 0x00000000U 3220 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3221 // .. L1_SEL = 0 3222 // .. ==> 0XF80007A8[2:2] = 0x00000000U 3223 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3224 // .. L2_SEL = 0 3225 // .. ==> 0XF80007A8[4:3] = 0x00000000U 3226 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3227 // .. L3_SEL = 4 3228 // .. ==> 0XF80007A8[7:5] = 0x00000004U 3229 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3230 // .. Speed = 0 3231 // .. ==> 0XF80007A8[8:8] = 0x00000000U 3232 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3233 // .. IO_Type = 1 3234 // .. ==> 0XF80007A8[11:9] = 0x00000001U 3235 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3236 // .. PULLUP = 0 3237 // .. ==> 0XF80007A8[12:12] = 0x00000000U 3238 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3239 // .. DisableRcvr = 0 3240 // .. ==> 0XF80007A8[13:13] = 0x00000000U 3241 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3242 // .. 3243 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U), 3244 // .. TRI_ENABLE = 0 3245 // .. ==> 0XF80007AC[0:0] = 0x00000000U 3246 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3247 // .. L0_SEL = 0 3248 // .. ==> 0XF80007AC[1:1] = 0x00000000U 3249 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3250 // .. L1_SEL = 0 3251 // .. ==> 0XF80007AC[2:2] = 0x00000000U 3252 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3253 // .. L2_SEL = 0 3254 // .. ==> 0XF80007AC[4:3] = 0x00000000U 3255 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3256 // .. L3_SEL = 4 3257 // .. ==> 0XF80007AC[7:5] = 0x00000004U 3258 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3259 // .. Speed = 0 3260 // .. ==> 0XF80007AC[8:8] = 0x00000000U 3261 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3262 // .. IO_Type = 1 3263 // .. ==> 0XF80007AC[11:9] = 0x00000001U 3264 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3265 // .. PULLUP = 0 3266 // .. ==> 0XF80007AC[12:12] = 0x00000000U 3267 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3268 // .. DisableRcvr = 0 3269 // .. ==> 0XF80007AC[13:13] = 0x00000000U 3270 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3271 // .. 3272 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U), 3273 // .. TRI_ENABLE = 0 3274 // .. ==> 0XF80007B0[0:0] = 0x00000000U 3275 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3276 // .. L0_SEL = 0 3277 // .. ==> 0XF80007B0[1:1] = 0x00000000U 3278 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3279 // .. L1_SEL = 0 3280 // .. ==> 0XF80007B0[2:2] = 0x00000000U 3281 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3282 // .. L2_SEL = 0 3283 // .. ==> 0XF80007B0[4:3] = 0x00000000U 3284 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3285 // .. L3_SEL = 4 3286 // .. ==> 0XF80007B0[7:5] = 0x00000004U 3287 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3288 // .. Speed = 0 3289 // .. ==> 0XF80007B0[8:8] = 0x00000000U 3290 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3291 // .. IO_Type = 1 3292 // .. ==> 0XF80007B0[11:9] = 0x00000001U 3293 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3294 // .. PULLUP = 0 3295 // .. ==> 0XF80007B0[12:12] = 0x00000000U 3296 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3297 // .. DisableRcvr = 0 3298 // .. ==> 0XF80007B0[13:13] = 0x00000000U 3299 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3300 // .. 3301 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U), 3302 // .. TRI_ENABLE = 0 3303 // .. ==> 0XF80007B4[0:0] = 0x00000000U 3304 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3305 // .. L0_SEL = 0 3306 // .. ==> 0XF80007B4[1:1] = 0x00000000U 3307 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3308 // .. L1_SEL = 0 3309 // .. ==> 0XF80007B4[2:2] = 0x00000000U 3310 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3311 // .. L2_SEL = 0 3312 // .. ==> 0XF80007B4[4:3] = 0x00000000U 3313 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3314 // .. L3_SEL = 4 3315 // .. ==> 0XF80007B4[7:5] = 0x00000004U 3316 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3317 // .. Speed = 0 3318 // .. ==> 0XF80007B4[8:8] = 0x00000000U 3319 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3320 // .. IO_Type = 1 3321 // .. ==> 0XF80007B4[11:9] = 0x00000001U 3322 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3323 // .. PULLUP = 0 3324 // .. ==> 0XF80007B4[12:12] = 0x00000000U 3325 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3326 // .. DisableRcvr = 0 3327 // .. ==> 0XF80007B4[13:13] = 0x00000000U 3328 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3329 // .. 3330 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U), 3331 // .. TRI_ENABLE = 0 3332 // .. ==> 0XF80007B8[0:0] = 0x00000000U 3333 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3334 // .. L0_SEL = 0 3335 // .. ==> 0XF80007B8[1:1] = 0x00000000U 3336 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3337 // .. L1_SEL = 0 3338 // .. ==> 0XF80007B8[2:2] = 0x00000000U 3339 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3340 // .. L2_SEL = 0 3341 // .. ==> 0XF80007B8[4:3] = 0x00000000U 3342 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3343 // .. L3_SEL = 0 3344 // .. ==> 0XF80007B8[7:5] = 0x00000000U 3345 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3346 // .. Speed = 0 3347 // .. ==> 0XF80007B8[8:8] = 0x00000000U 3348 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3349 // .. IO_Type = 1 3350 // .. ==> 0XF80007B8[11:9] = 0x00000001U 3351 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3352 // .. PULLUP = 1 3353 // .. ==> 0XF80007B8[12:12] = 0x00000001U 3354 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 3355 // .. DisableRcvr = 0 3356 // .. ==> 0XF80007B8[13:13] = 0x00000000U 3357 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3358 // .. 3359 EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001200U), 3360 // .. TRI_ENABLE = 0 3361 // .. ==> 0XF80007BC[0:0] = 0x00000000U 3362 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3363 // .. L0_SEL = 0 3364 // .. ==> 0XF80007BC[1:1] = 0x00000000U 3365 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3366 // .. L1_SEL = 0 3367 // .. ==> 0XF80007BC[2:2] = 0x00000000U 3368 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3369 // .. L2_SEL = 0 3370 // .. ==> 0XF80007BC[4:3] = 0x00000000U 3371 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3372 // .. L3_SEL = 0 3373 // .. ==> 0XF80007BC[7:5] = 0x00000000U 3374 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3375 // .. Speed = 0 3376 // .. ==> 0XF80007BC[8:8] = 0x00000000U 3377 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3378 // .. IO_Type = 1 3379 // .. ==> 0XF80007BC[11:9] = 0x00000001U 3380 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3381 // .. PULLUP = 1 3382 // .. ==> 0XF80007BC[12:12] = 0x00000001U 3383 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 3384 // .. DisableRcvr = 0 3385 // .. ==> 0XF80007BC[13:13] = 0x00000000U 3386 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3387 // .. 3388 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001200U), 3389 // .. TRI_ENABLE = 0 3390 // .. ==> 0XF80007C0[0:0] = 0x00000000U 3391 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3392 // .. L0_SEL = 0 3393 // .. ==> 0XF80007C0[1:1] = 0x00000000U 3394 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3395 // .. L1_SEL = 0 3396 // .. ==> 0XF80007C0[2:2] = 0x00000000U 3397 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3398 // .. L2_SEL = 0 3399 // .. ==> 0XF80007C0[4:3] = 0x00000000U 3400 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3401 // .. L3_SEL = 7 3402 // .. ==> 0XF80007C0[7:5] = 0x00000007U 3403 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 3404 // .. Speed = 0 3405 // .. ==> 0XF80007C0[8:8] = 0x00000000U 3406 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3407 // .. IO_Type = 1 3408 // .. ==> 0XF80007C0[11:9] = 0x00000001U 3409 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3410 // .. PULLUP = 0 3411 // .. ==> 0XF80007C0[12:12] = 0x00000000U 3412 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3413 // .. DisableRcvr = 0 3414 // .. ==> 0XF80007C0[13:13] = 0x00000000U 3415 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3416 // .. 3417 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U), 3418 // .. TRI_ENABLE = 1 3419 // .. ==> 0XF80007C4[0:0] = 0x00000001U 3420 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3421 // .. L0_SEL = 0 3422 // .. ==> 0XF80007C4[1:1] = 0x00000000U 3423 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3424 // .. L1_SEL = 0 3425 // .. ==> 0XF80007C4[2:2] = 0x00000000U 3426 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3427 // .. L2_SEL = 0 3428 // .. ==> 0XF80007C4[4:3] = 0x00000000U 3429 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3430 // .. L3_SEL = 7 3431 // .. ==> 0XF80007C4[7:5] = 0x00000007U 3432 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 3433 // .. Speed = 0 3434 // .. ==> 0XF80007C4[8:8] = 0x00000000U 3435 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3436 // .. IO_Type = 1 3437 // .. ==> 0XF80007C4[11:9] = 0x00000001U 3438 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3439 // .. PULLUP = 0 3440 // .. ==> 0XF80007C4[12:12] = 0x00000000U 3441 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3442 // .. DisableRcvr = 0 3443 // .. ==> 0XF80007C4[13:13] = 0x00000000U 3444 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3445 // .. 3446 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U), 3447 // .. TRI_ENABLE = 0 3448 // .. ==> 0XF80007C8[0:0] = 0x00000000U 3449 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3450 // .. L0_SEL = 0 3451 // .. ==> 0XF80007C8[1:1] = 0x00000000U 3452 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3453 // .. L1_SEL = 0 3454 // .. ==> 0XF80007C8[2:2] = 0x00000000U 3455 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3456 // .. L2_SEL = 0 3457 // .. ==> 0XF80007C8[4:3] = 0x00000000U 3458 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3459 // .. L3_SEL = 2 3460 // .. ==> 0XF80007C8[7:5] = 0x00000002U 3461 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 3462 // .. Speed = 0 3463 // .. ==> 0XF80007C8[8:8] = 0x00000000U 3464 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3465 // .. IO_Type = 1 3466 // .. ==> 0XF80007C8[11:9] = 0x00000001U 3467 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3468 // .. PULLUP = 1 3469 // .. ==> 0XF80007C8[12:12] = 0x00000001U 3470 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 3471 // .. DisableRcvr = 0 3472 // .. ==> 0XF80007C8[13:13] = 0x00000000U 3473 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3474 // .. 3475 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U), 3476 // .. TRI_ENABLE = 0 3477 // .. ==> 0XF80007CC[0:0] = 0x00000000U 3478 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3479 // .. L0_SEL = 0 3480 // .. ==> 0XF80007CC[1:1] = 0x00000000U 3481 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3482 // .. L1_SEL = 0 3483 // .. ==> 0XF80007CC[2:2] = 0x00000000U 3484 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3485 // .. L2_SEL = 0 3486 // .. ==> 0XF80007CC[4:3] = 0x00000000U 3487 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3488 // .. L3_SEL = 2 3489 // .. ==> 0XF80007CC[7:5] = 0x00000002U 3490 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 3491 // .. Speed = 0 3492 // .. ==> 0XF80007CC[8:8] = 0x00000000U 3493 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3494 // .. IO_Type = 1 3495 // .. ==> 0XF80007CC[11:9] = 0x00000001U 3496 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3497 // .. PULLUP = 1 3498 // .. ==> 0XF80007CC[12:12] = 0x00000001U 3499 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 3500 // .. DisableRcvr = 0 3501 // .. ==> 0XF80007CC[13:13] = 0x00000000U 3502 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3503 // .. 3504 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U), 3505 // .. TRI_ENABLE = 0 3506 // .. ==> 0XF80007D0[0:0] = 0x00000000U 3507 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3508 // .. L0_SEL = 0 3509 // .. ==> 0XF80007D0[1:1] = 0x00000000U 3510 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3511 // .. L1_SEL = 0 3512 // .. ==> 0XF80007D0[2:2] = 0x00000000U 3513 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3514 // .. L2_SEL = 0 3515 // .. ==> 0XF80007D0[4:3] = 0x00000000U 3516 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3517 // .. L3_SEL = 4 3518 // .. ==> 0XF80007D0[7:5] = 0x00000004U 3519 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3520 // .. Speed = 0 3521 // .. ==> 0XF80007D0[8:8] = 0x00000000U 3522 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3523 // .. IO_Type = 1 3524 // .. ==> 0XF80007D0[11:9] = 0x00000001U 3525 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3526 // .. PULLUP = 0 3527 // .. ==> 0XF80007D0[12:12] = 0x00000000U 3528 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3529 // .. DisableRcvr = 0 3530 // .. ==> 0XF80007D0[13:13] = 0x00000000U 3531 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3532 // .. 3533 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U), 3534 // .. TRI_ENABLE = 0 3535 // .. ==> 0XF80007D4[0:0] = 0x00000000U 3536 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3537 // .. L0_SEL = 0 3538 // .. ==> 0XF80007D4[1:1] = 0x00000000U 3539 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3540 // .. L1_SEL = 0 3541 // .. ==> 0XF80007D4[2:2] = 0x00000000U 3542 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3543 // .. L2_SEL = 0 3544 // .. ==> 0XF80007D4[4:3] = 0x00000000U 3545 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3546 // .. L3_SEL = 4 3547 // .. ==> 0XF80007D4[7:5] = 0x00000004U 3548 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3549 // .. Speed = 0 3550 // .. ==> 0XF80007D4[8:8] = 0x00000000U 3551 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3552 // .. IO_Type = 1 3553 // .. ==> 0XF80007D4[11:9] = 0x00000001U 3554 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3555 // .. PULLUP = 0 3556 // .. ==> 0XF80007D4[12:12] = 0x00000000U 3557 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3558 // .. DisableRcvr = 0 3559 // .. ==> 0XF80007D4[13:13] = 0x00000000U 3560 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3561 // .. 3562 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U), 3563 // .. SDIO0_WP_SEL = 15 3564 // .. ==> 0XF8000830[5:0] = 0x0000000FU 3565 // .. ==> MASK : 0x0000003FU VAL : 0x0000000FU 3566 // .. SDIO0_CD_SEL = 14 3567 // .. ==> 0XF8000830[21:16] = 0x0000000EU 3568 // .. ==> MASK : 0x003F0000U VAL : 0x000E0000U 3569 // .. 3570 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x000E000FU), 3571 // .. FINISH: MIO PROGRAMMING 3572 // .. START: LOCK IT BACK 3573 // .. LOCK_KEY = 0X767B 3574 // .. ==> 0XF8000004[15:0] = 0x0000767BU 3575 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 3576 // .. 3577 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 3578 // .. FINISH: LOCK IT BACK 3579 // FINISH: top 3580 // 3581 EMIT_EXIT(), 3582 3583 // 3584 }; 3585 3586 unsigned long ps7_peripherals_init_data_3_0[] = { 3587 // START: top 3588 // .. START: SLCR SETTINGS 3589 // .. UNLOCK_KEY = 0XDF0D 3590 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 3591 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 3592 // .. 3593 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 3594 // .. FINISH: SLCR SETTINGS 3595 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS 3596 // .. IBUF_DISABLE_MODE = 0x1 3597 // .. ==> 0XF8000B48[7:7] = 0x00000001U 3598 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3599 // .. TERM_DISABLE_MODE = 0x1 3600 // .. ==> 0XF8000B48[8:8] = 0x00000001U 3601 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3602 // .. 3603 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U), 3604 // .. IBUF_DISABLE_MODE = 0x1 3605 // .. ==> 0XF8000B4C[7:7] = 0x00000001U 3606 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3607 // .. TERM_DISABLE_MODE = 0x1 3608 // .. ==> 0XF8000B4C[8:8] = 0x00000001U 3609 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3610 // .. 3611 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U), 3612 // .. IBUF_DISABLE_MODE = 0x1 3613 // .. ==> 0XF8000B50[7:7] = 0x00000001U 3614 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3615 // .. TERM_DISABLE_MODE = 0x1 3616 // .. ==> 0XF8000B50[8:8] = 0x00000001U 3617 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3618 // .. 3619 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U), 3620 // .. IBUF_DISABLE_MODE = 0x1 3621 // .. ==> 0XF8000B54[7:7] = 0x00000001U 3622 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3623 // .. TERM_DISABLE_MODE = 0x1 3624 // .. ==> 0XF8000B54[8:8] = 0x00000001U 3625 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3626 // .. 3627 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U), 3628 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS 3629 // .. START: LOCK IT BACK 3630 // .. LOCK_KEY = 0X767B 3631 // .. ==> 0XF8000004[15:0] = 0x0000767BU 3632 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 3633 // .. 3634 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 3635 // .. FINISH: LOCK IT BACK 3636 // .. START: SRAM/NOR SET OPMODE 3637 // .. FINISH: SRAM/NOR SET OPMODE 3638 // .. START: UART REGISTERS 3639 // .. BDIV = 0x6 3640 // .. ==> 0XE0001034[7:0] = 0x00000006U 3641 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U 3642 // .. 3643 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U), 3644 // .. CD = 0x3e 3645 // .. ==> 0XE0001018[15:0] = 0x0000003EU 3646 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU 3647 // .. 3648 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU), 3649 // .. STPBRK = 0x0 3650 // .. ==> 0XE0001000[8:8] = 0x00000000U 3651 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3652 // .. STTBRK = 0x0 3653 // .. ==> 0XE0001000[7:7] = 0x00000000U 3654 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 3655 // .. RSTTO = 0x0 3656 // .. ==> 0XE0001000[6:6] = 0x00000000U 3657 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 3658 // .. TXDIS = 0x0 3659 // .. ==> 0XE0001000[5:5] = 0x00000000U 3660 // .. ==> MASK : 0x00000020U VAL : 0x00000000U 3661 // .. TXEN = 0x1 3662 // .. ==> 0XE0001000[4:4] = 0x00000001U 3663 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 3664 // .. RXDIS = 0x0 3665 // .. ==> 0XE0001000[3:3] = 0x00000000U 3666 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 3667 // .. RXEN = 0x1 3668 // .. ==> 0XE0001000[2:2] = 0x00000001U 3669 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3670 // .. TXRES = 0x1 3671 // .. ==> 0XE0001000[1:1] = 0x00000001U 3672 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 3673 // .. RXRES = 0x1 3674 // .. ==> 0XE0001000[0:0] = 0x00000001U 3675 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3676 // .. 3677 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U), 3678 // .. CHMODE = 0x0 3679 // .. ==> 0XE0001004[9:8] = 0x00000000U 3680 // .. ==> MASK : 0x00000300U VAL : 0x00000000U 3681 // .. NBSTOP = 0x0 3682 // .. ==> 0XE0001004[7:6] = 0x00000000U 3683 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U 3684 // .. PAR = 0x4 3685 // .. ==> 0XE0001004[5:3] = 0x00000004U 3686 // .. ==> MASK : 0x00000038U VAL : 0x00000020U 3687 // .. CHRL = 0x0 3688 // .. ==> 0XE0001004[2:1] = 0x00000000U 3689 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 3690 // .. CLKS = 0x0 3691 // .. ==> 0XE0001004[0:0] = 0x00000000U 3692 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3693 // .. 3694 EMIT_MASKWRITE(0XE0001004, 0x000003FFU ,0x00000020U), 3695 // .. FINISH: UART REGISTERS 3696 // .. START: QSPI REGISTERS 3697 // .. Holdb_dr = 1 3698 // .. ==> 0XE000D000[19:19] = 0x00000001U 3699 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 3700 // .. 3701 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U), 3702 // .. FINISH: QSPI REGISTERS 3703 // .. START: PL POWER ON RESET REGISTERS 3704 // .. PCFG_POR_CNT_4K = 0 3705 // .. ==> 0XF8007000[29:29] = 0x00000000U 3706 // .. ==> MASK : 0x20000000U VAL : 0x00000000U 3707 // .. 3708 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U), 3709 // .. FINISH: PL POWER ON RESET REGISTERS 3710 // .. START: SMC TIMING CALCULATION REGISTER UPDATE 3711 // .. .. START: NAND SET CYCLE 3712 // .. .. FINISH: NAND SET CYCLE 3713 // .. .. START: OPMODE 3714 // .. .. FINISH: OPMODE 3715 // .. .. START: DIRECT COMMAND 3716 // .. .. FINISH: DIRECT COMMAND 3717 // .. .. START: SRAM/NOR CS0 SET CYCLE 3718 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE 3719 // .. .. START: DIRECT COMMAND 3720 // .. .. FINISH: DIRECT COMMAND 3721 // .. .. START: NOR CS0 BASE ADDRESS 3722 // .. .. FINISH: NOR CS0 BASE ADDRESS 3723 // .. .. START: SRAM/NOR CS1 SET CYCLE 3724 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE 3725 // .. .. START: DIRECT COMMAND 3726 // .. .. FINISH: DIRECT COMMAND 3727 // .. .. START: NOR CS1 BASE ADDRESS 3728 // .. .. FINISH: NOR CS1 BASE ADDRESS 3729 // .. .. START: USB RESET 3730 // .. .. .. START: USB0 RESET 3731 // .. .. .. .. START: DIR MODE BANK 0 3732 // .. .. .. .. DIRECTION_0 = 0x80 3733 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U 3734 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U 3735 // .. .. .. .. 3736 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U), 3737 // .. .. .. .. FINISH: DIR MODE BANK 0 3738 // .. .. .. .. START: DIR MODE BANK 1 3739 // .. .. .. .. FINISH: DIR MODE BANK 1 3740 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3741 // .. .. .. .. MASK_0_LSW = 0xff7f 3742 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 3743 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 3744 // .. .. .. .. DATA_0_LSW = 0x80 3745 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U 3746 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U 3747 // .. .. .. .. 3748 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U), 3749 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3750 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3751 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3752 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3753 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3754 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3755 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3756 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3757 // .. .. .. .. OP_ENABLE_0 = 0x80 3758 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U 3759 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U 3760 // .. .. .. .. 3761 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U), 3762 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3763 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3764 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3765 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3766 // .. .. .. .. MASK_0_LSW = 0xff7f 3767 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 3768 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 3769 // .. .. .. .. DATA_0_LSW = 0x0 3770 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U 3771 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 3772 // .. .. .. .. 3773 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U), 3774 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3775 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3776 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3777 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3778 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3779 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3780 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3781 // .. .. .. .. START: ADD 1 MS DELAY 3782 // .. .. .. .. 3783 EMIT_MASKDELAY(0XF8F00200, 1), 3784 // .. .. .. .. FINISH: ADD 1 MS DELAY 3785 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3786 // .. .. .. .. MASK_0_LSW = 0xff7f 3787 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 3788 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 3789 // .. .. .. .. DATA_0_LSW = 0x80 3790 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U 3791 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U 3792 // .. .. .. .. 3793 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U), 3794 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3795 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3796 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3797 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3798 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3799 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3800 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3801 // .. .. .. FINISH: USB0 RESET 3802 // .. .. .. START: USB1 RESET 3803 // .. .. .. .. START: DIR MODE BANK 0 3804 // .. .. .. .. FINISH: DIR MODE BANK 0 3805 // .. .. .. .. START: DIR MODE BANK 1 3806 // .. .. .. .. FINISH: DIR MODE BANK 1 3807 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3808 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3809 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3810 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3811 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3812 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3813 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3814 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3815 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3816 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3817 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3818 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3819 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3820 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3821 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3822 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3823 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3824 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3825 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3826 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3827 // .. .. .. .. START: ADD 1 MS DELAY 3828 // .. .. .. .. 3829 EMIT_MASKDELAY(0XF8F00200, 1), 3830 // .. .. .. .. FINISH: ADD 1 MS DELAY 3831 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3832 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3833 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3834 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3835 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3836 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3837 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3838 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3839 // .. .. .. FINISH: USB1 RESET 3840 // .. .. FINISH: USB RESET 3841 // .. .. START: ENET RESET 3842 // .. .. .. START: ENET0 RESET 3843 // .. .. .. .. START: DIR MODE BANK 0 3844 // .. .. .. .. FINISH: DIR MODE BANK 0 3845 // .. .. .. .. START: DIR MODE BANK 1 3846 // .. .. .. .. DIRECTION_1 = 0x8000 3847 // .. .. .. .. ==> 0XE000A244[21:0] = 0x00008000U 3848 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00008000U 3849 // .. .. .. .. 3850 EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00008000U), 3851 // .. .. .. .. FINISH: DIR MODE BANK 1 3852 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3853 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3854 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3855 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3856 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3857 // .. .. .. .. MASK_1_LSW = 0x7fff 3858 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU 3859 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U 3860 // .. .. .. .. DATA_1_LSW = 0x8000 3861 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U 3862 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00008000U 3863 // .. .. .. .. 3864 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U), 3865 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3866 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3867 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3868 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3869 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3870 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3871 // .. .. .. .. OP_ENABLE_1 = 0x8000 3872 // .. .. .. .. ==> 0XE000A248[21:0] = 0x00008000U 3873 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00008000U 3874 // .. .. .. .. 3875 EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00008000U), 3876 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3877 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3878 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3879 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3880 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3881 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3882 // .. .. .. .. MASK_1_LSW = 0x7fff 3883 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU 3884 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U 3885 // .. .. .. .. DATA_1_LSW = 0x0 3886 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U 3887 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 3888 // .. .. .. .. 3889 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF0000U), 3890 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3891 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3892 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3893 // .. .. .. .. START: ADD 1 MS DELAY 3894 // .. .. .. .. 3895 EMIT_MASKDELAY(0XF8F00200, 1), 3896 // .. .. .. .. FINISH: ADD 1 MS DELAY 3897 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3898 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3899 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3900 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3901 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3902 // .. .. .. .. MASK_1_LSW = 0x7fff 3903 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU 3904 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U 3905 // .. .. .. .. DATA_1_LSW = 0x8000 3906 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U 3907 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00008000U 3908 // .. .. .. .. 3909 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U), 3910 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3911 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3912 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3913 // .. .. .. FINISH: ENET0 RESET 3914 // .. .. .. START: ENET1 RESET 3915 // .. .. .. .. START: DIR MODE BANK 0 3916 // .. .. .. .. FINISH: DIR MODE BANK 0 3917 // .. .. .. .. START: DIR MODE BANK 1 3918 // .. .. .. .. FINISH: DIR MODE BANK 1 3919 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3920 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3921 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3922 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3923 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3924 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3925 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3926 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3927 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3928 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3929 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3930 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3931 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3932 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3933 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3934 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3935 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3936 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3937 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3938 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3939 // .. .. .. .. START: ADD 1 MS DELAY 3940 // .. .. .. .. 3941 EMIT_MASKDELAY(0XF8F00200, 1), 3942 // .. .. .. .. FINISH: ADD 1 MS DELAY 3943 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3944 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3945 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3946 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3947 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3948 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3949 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3950 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3951 // .. .. .. FINISH: ENET1 RESET 3952 // .. .. FINISH: ENET RESET 3953 // .. .. START: I2C RESET 3954 // .. .. .. START: I2C0 RESET 3955 // .. .. .. .. START: DIR MODE GPIO BANK0 3956 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 3957 // .. .. .. .. START: DIR MODE GPIO BANK1 3958 // .. .. .. .. DIRECTION_1 = 0x4000 3959 // .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U 3960 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00004000U 3961 // .. .. .. .. 3962 EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00004000U), 3963 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 3964 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3965 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3966 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3967 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3968 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3969 // .. .. .. .. MASK_1_LSW = 0xbfff 3970 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU 3971 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U 3972 // .. .. .. .. DATA_1_LSW = 0x4000 3973 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U 3974 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00004000U 3975 // .. .. .. .. 3976 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U), 3977 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3978 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3979 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3980 // .. .. .. .. START: OUTPUT ENABLE 3981 // .. .. .. .. FINISH: OUTPUT ENABLE 3982 // .. .. .. .. START: OUTPUT ENABLE 3983 // .. .. .. .. OP_ENABLE_1 = 0x4000 3984 // .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U 3985 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00004000U 3986 // .. .. .. .. 3987 EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00004000U), 3988 // .. .. .. .. FINISH: OUTPUT ENABLE 3989 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3990 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3991 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3992 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3993 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3994 // .. .. .. .. MASK_1_LSW = 0xbfff 3995 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU 3996 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U 3997 // .. .. .. .. DATA_1_LSW = 0x0 3998 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U 3999 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 4000 // .. .. .. .. 4001 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF0000U), 4002 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 4003 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 4004 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 4005 // .. .. .. .. START: ADD 1 MS DELAY 4006 // .. .. .. .. 4007 EMIT_MASKDELAY(0XF8F00200, 1), 4008 // .. .. .. .. FINISH: ADD 1 MS DELAY 4009 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 4010 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 4011 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 4012 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 4013 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 4014 // .. .. .. .. MASK_1_LSW = 0xbfff 4015 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU 4016 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U 4017 // .. .. .. .. DATA_1_LSW = 0x4000 4018 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U 4019 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00004000U 4020 // .. .. .. .. 4021 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U), 4022 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 4023 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 4024 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 4025 // .. .. .. FINISH: I2C0 RESET 4026 // .. .. .. START: I2C1 RESET 4027 // .. .. .. .. START: DIR MODE GPIO BANK0 4028 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 4029 // .. .. .. .. START: DIR MODE GPIO BANK1 4030 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 4031 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 4032 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 4033 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 4034 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 4035 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 4036 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 4037 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 4038 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 4039 // .. .. .. .. START: OUTPUT ENABLE 4040 // .. .. .. .. FINISH: OUTPUT ENABLE 4041 // .. .. .. .. START: OUTPUT ENABLE 4042 // .. .. .. .. FINISH: OUTPUT ENABLE 4043 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 4044 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 4045 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 4046 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 4047 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 4048 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 4049 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 4050 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 4051 // .. .. .. .. START: ADD 1 MS DELAY 4052 // .. .. .. .. 4053 EMIT_MASKDELAY(0XF8F00200, 1), 4054 // .. .. .. .. FINISH: ADD 1 MS DELAY 4055 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 4056 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 4057 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 4058 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 4059 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 4060 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 4061 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 4062 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 4063 // .. .. .. FINISH: I2C1 RESET 4064 // .. .. FINISH: I2C RESET 4065 // .. .. START: NOR CHIP SELECT 4066 // .. .. .. START: DIR MODE BANK 0 4067 // .. .. .. FINISH: DIR MODE BANK 0 4068 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 4069 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 4070 // .. .. .. START: OUTPUT ENABLE BANK 0 4071 // .. .. .. FINISH: OUTPUT ENABLE BANK 0 4072 // .. .. FINISH: NOR CHIP SELECT 4073 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE 4074 // FINISH: top 4075 // 4076 EMIT_EXIT(), 4077 4078 // 4079 }; 4080 4081 unsigned long ps7_post_config_3_0[] = { 4082 // START: top 4083 // .. START: SLCR SETTINGS 4084 // .. UNLOCK_KEY = 0XDF0D 4085 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 4086 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 4087 // .. 4088 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 4089 // .. FINISH: SLCR SETTINGS 4090 // .. START: ENABLING LEVEL SHIFTER 4091 // .. USER_LVL_INP_EN_0 = 1 4092 // .. ==> 0XF8000900[3:3] = 0x00000001U 4093 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 4094 // .. USER_LVL_OUT_EN_0 = 1 4095 // .. ==> 0XF8000900[2:2] = 0x00000001U 4096 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 4097 // .. USER_LVL_INP_EN_1 = 1 4098 // .. ==> 0XF8000900[1:1] = 0x00000001U 4099 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 4100 // .. USER_LVL_OUT_EN_1 = 1 4101 // .. ==> 0XF8000900[0:0] = 0x00000001U 4102 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4103 // .. 4104 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU), 4105 // .. FINISH: ENABLING LEVEL SHIFTER 4106 // .. START: FPGA RESETS TO 0 4107 // .. reserved_3 = 0 4108 // .. ==> 0XF8000240[31:25] = 0x00000000U 4109 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U 4110 // .. reserved_FPGA_ACP_RST = 0 4111 // .. ==> 0XF8000240[24:24] = 0x00000000U 4112 // .. ==> MASK : 0x01000000U VAL : 0x00000000U 4113 // .. reserved_FPGA_AXDS3_RST = 0 4114 // .. ==> 0XF8000240[23:23] = 0x00000000U 4115 // .. ==> MASK : 0x00800000U VAL : 0x00000000U 4116 // .. reserved_FPGA_AXDS2_RST = 0 4117 // .. ==> 0XF8000240[22:22] = 0x00000000U 4118 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 4119 // .. reserved_FPGA_AXDS1_RST = 0 4120 // .. ==> 0XF8000240[21:21] = 0x00000000U 4121 // .. ==> MASK : 0x00200000U VAL : 0x00000000U 4122 // .. reserved_FPGA_AXDS0_RST = 0 4123 // .. ==> 0XF8000240[20:20] = 0x00000000U 4124 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 4125 // .. reserved_2 = 0 4126 // .. ==> 0XF8000240[19:18] = 0x00000000U 4127 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U 4128 // .. reserved_FSSW1_FPGA_RST = 0 4129 // .. ==> 0XF8000240[17:17] = 0x00000000U 4130 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 4131 // .. reserved_FSSW0_FPGA_RST = 0 4132 // .. ==> 0XF8000240[16:16] = 0x00000000U 4133 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 4134 // .. reserved_1 = 0 4135 // .. ==> 0XF8000240[15:14] = 0x00000000U 4136 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U 4137 // .. reserved_FPGA_FMSW1_RST = 0 4138 // .. ==> 0XF8000240[13:13] = 0x00000000U 4139 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 4140 // .. reserved_FPGA_FMSW0_RST = 0 4141 // .. ==> 0XF8000240[12:12] = 0x00000000U 4142 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 4143 // .. reserved_FPGA_DMA3_RST = 0 4144 // .. ==> 0XF8000240[11:11] = 0x00000000U 4145 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 4146 // .. reserved_FPGA_DMA2_RST = 0 4147 // .. ==> 0XF8000240[10:10] = 0x00000000U 4148 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 4149 // .. reserved_FPGA_DMA1_RST = 0 4150 // .. ==> 0XF8000240[9:9] = 0x00000000U 4151 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 4152 // .. reserved_FPGA_DMA0_RST = 0 4153 // .. ==> 0XF8000240[8:8] = 0x00000000U 4154 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 4155 // .. reserved = 0 4156 // .. ==> 0XF8000240[7:4] = 0x00000000U 4157 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4158 // .. FPGA3_OUT_RST = 0 4159 // .. ==> 0XF8000240[3:3] = 0x00000000U 4160 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 4161 // .. FPGA2_OUT_RST = 0 4162 // .. ==> 0XF8000240[2:2] = 0x00000000U 4163 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 4164 // .. FPGA1_OUT_RST = 0 4165 // .. ==> 0XF8000240[1:1] = 0x00000000U 4166 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 4167 // .. FPGA0_OUT_RST = 0 4168 // .. ==> 0XF8000240[0:0] = 0x00000000U 4169 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 4170 // .. 4171 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U), 4172 // .. FINISH: FPGA RESETS TO 0 4173 // .. START: AFI REGISTERS 4174 // .. .. START: AFI0 REGISTERS 4175 // .. .. FINISH: AFI0 REGISTERS 4176 // .. .. START: AFI1 REGISTERS 4177 // .. .. FINISH: AFI1 REGISTERS 4178 // .. .. START: AFI2 REGISTERS 4179 // .. .. FINISH: AFI2 REGISTERS 4180 // .. .. START: AFI3 REGISTERS 4181 // .. .. FINISH: AFI3 REGISTERS 4182 // .. FINISH: AFI REGISTERS 4183 // .. START: LOCK IT BACK 4184 // .. LOCK_KEY = 0X767B 4185 // .. ==> 0XF8000004[15:0] = 0x0000767BU 4186 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 4187 // .. 4188 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 4189 // .. FINISH: LOCK IT BACK 4190 // FINISH: top 4191 // 4192 EMIT_EXIT(), 4193 4194 // 4195 }; 4196 4197 4198 unsigned long ps7_pll_init_data_2_0[] = { 4199 // START: top 4200 // .. START: SLCR SETTINGS 4201 // .. UNLOCK_KEY = 0XDF0D 4202 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 4203 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 4204 // .. 4205 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 4206 // .. FINISH: SLCR SETTINGS 4207 // .. START: PLL SLCR REGISTERS 4208 // .. .. START: ARM PLL INIT 4209 // .. .. PLL_RES = 0x2 4210 // .. .. ==> 0XF8000110[7:4] = 0x00000002U 4211 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 4212 // .. .. PLL_CP = 0x2 4213 // .. .. ==> 0XF8000110[11:8] = 0x00000002U 4214 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4215 // .. .. LOCK_CNT = 0xfa 4216 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU 4217 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U 4218 // .. .. 4219 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U), 4220 // .. .. .. START: UPDATE FB_DIV 4221 // .. .. .. PLL_FDIV = 0x28 4222 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U 4223 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U 4224 // .. .. .. 4225 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U), 4226 // .. .. .. FINISH: UPDATE FB_DIV 4227 // .. .. .. START: BY PASS PLL 4228 // .. .. .. PLL_BYPASS_FORCE = 1 4229 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U 4230 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 4231 // .. .. .. 4232 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U), 4233 // .. .. .. FINISH: BY PASS PLL 4234 // .. .. .. START: ASSERT RESET 4235 // .. .. .. PLL_RESET = 1 4236 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U 4237 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4238 // .. .. .. 4239 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U), 4240 // .. .. .. FINISH: ASSERT RESET 4241 // .. .. .. START: DEASSERT RESET 4242 // .. .. .. PLL_RESET = 0 4243 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U 4244 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4245 // .. .. .. 4246 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U), 4247 // .. .. .. FINISH: DEASSERT RESET 4248 // .. .. .. START: CHECK PLL STATUS 4249 // .. .. .. ARM_PLL_LOCK = 1 4250 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U 4251 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4252 // .. .. .. 4253 EMIT_MASKPOLL(0XF800010C, 0x00000001U), 4254 // .. .. .. FINISH: CHECK PLL STATUS 4255 // .. .. .. START: REMOVE PLL BY PASS 4256 // .. .. .. PLL_BYPASS_FORCE = 0 4257 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U 4258 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 4259 // .. .. .. 4260 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U), 4261 // .. .. .. FINISH: REMOVE PLL BY PASS 4262 // .. .. .. SRCSEL = 0x0 4263 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U 4264 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 4265 // .. .. .. DIVISOR = 0x2 4266 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U 4267 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U 4268 // .. .. .. CPU_6OR4XCLKACT = 0x1 4269 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U 4270 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 4271 // .. .. .. CPU_3OR2XCLKACT = 0x1 4272 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U 4273 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U 4274 // .. .. .. CPU_2XCLKACT = 0x1 4275 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U 4276 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 4277 // .. .. .. CPU_1XCLKACT = 0x1 4278 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U 4279 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 4280 // .. .. .. CPU_PERI_CLKACT = 0x1 4281 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U 4282 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 4283 // .. .. .. 4284 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U), 4285 // .. .. FINISH: ARM PLL INIT 4286 // .. .. START: DDR PLL INIT 4287 // .. .. PLL_RES = 0x2 4288 // .. .. ==> 0XF8000114[7:4] = 0x00000002U 4289 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 4290 // .. .. PLL_CP = 0x2 4291 // .. .. ==> 0XF8000114[11:8] = 0x00000002U 4292 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4293 // .. .. LOCK_CNT = 0x12c 4294 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU 4295 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U 4296 // .. .. 4297 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U), 4298 // .. .. .. START: UPDATE FB_DIV 4299 // .. .. .. PLL_FDIV = 0x20 4300 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U 4301 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U 4302 // .. .. .. 4303 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U), 4304 // .. .. .. FINISH: UPDATE FB_DIV 4305 // .. .. .. START: BY PASS PLL 4306 // .. .. .. PLL_BYPASS_FORCE = 1 4307 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U 4308 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 4309 // .. .. .. 4310 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U), 4311 // .. .. .. FINISH: BY PASS PLL 4312 // .. .. .. START: ASSERT RESET 4313 // .. .. .. PLL_RESET = 1 4314 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U 4315 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4316 // .. .. .. 4317 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U), 4318 // .. .. .. FINISH: ASSERT RESET 4319 // .. .. .. START: DEASSERT RESET 4320 // .. .. .. PLL_RESET = 0 4321 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U 4322 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4323 // .. .. .. 4324 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U), 4325 // .. .. .. FINISH: DEASSERT RESET 4326 // .. .. .. START: CHECK PLL STATUS 4327 // .. .. .. DDR_PLL_LOCK = 1 4328 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U 4329 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 4330 // .. .. .. 4331 EMIT_MASKPOLL(0XF800010C, 0x00000002U), 4332 // .. .. .. FINISH: CHECK PLL STATUS 4333 // .. .. .. START: REMOVE PLL BY PASS 4334 // .. .. .. PLL_BYPASS_FORCE = 0 4335 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U 4336 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 4337 // .. .. .. 4338 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U), 4339 // .. .. .. FINISH: REMOVE PLL BY PASS 4340 // .. .. .. DDR_3XCLKACT = 0x1 4341 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U 4342 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4343 // .. .. .. DDR_2XCLKACT = 0x1 4344 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U 4345 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 4346 // .. .. .. DDR_3XCLK_DIVISOR = 0x2 4347 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U 4348 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U 4349 // .. .. .. DDR_2XCLK_DIVISOR = 0x3 4350 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U 4351 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U 4352 // .. .. .. 4353 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U), 4354 // .. .. FINISH: DDR PLL INIT 4355 // .. .. START: IO PLL INIT 4356 // .. .. PLL_RES = 0xc 4357 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU 4358 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U 4359 // .. .. PLL_CP = 0x2 4360 // .. .. ==> 0XF8000118[11:8] = 0x00000002U 4361 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4362 // .. .. LOCK_CNT = 0x145 4363 // .. .. ==> 0XF8000118[21:12] = 0x00000145U 4364 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U 4365 // .. .. 4366 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U), 4367 // .. .. .. START: UPDATE FB_DIV 4368 // .. .. .. PLL_FDIV = 0x1e 4369 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU 4370 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U 4371 // .. .. .. 4372 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U), 4373 // .. .. .. FINISH: UPDATE FB_DIV 4374 // .. .. .. START: BY PASS PLL 4375 // .. .. .. PLL_BYPASS_FORCE = 1 4376 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U 4377 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 4378 // .. .. .. 4379 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U), 4380 // .. .. .. FINISH: BY PASS PLL 4381 // .. .. .. START: ASSERT RESET 4382 // .. .. .. PLL_RESET = 1 4383 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U 4384 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4385 // .. .. .. 4386 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U), 4387 // .. .. .. FINISH: ASSERT RESET 4388 // .. .. .. START: DEASSERT RESET 4389 // .. .. .. PLL_RESET = 0 4390 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U 4391 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4392 // .. .. .. 4393 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U), 4394 // .. .. .. FINISH: DEASSERT RESET 4395 // .. .. .. START: CHECK PLL STATUS 4396 // .. .. .. IO_PLL_LOCK = 1 4397 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U 4398 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 4399 // .. .. .. 4400 EMIT_MASKPOLL(0XF800010C, 0x00000004U), 4401 // .. .. .. FINISH: CHECK PLL STATUS 4402 // .. .. .. START: REMOVE PLL BY PASS 4403 // .. .. .. PLL_BYPASS_FORCE = 0 4404 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U 4405 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 4406 // .. .. .. 4407 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U), 4408 // .. .. .. FINISH: REMOVE PLL BY PASS 4409 // .. .. FINISH: IO PLL INIT 4410 // .. FINISH: PLL SLCR REGISTERS 4411 // .. START: LOCK IT BACK 4412 // .. LOCK_KEY = 0X767B 4413 // .. ==> 0XF8000004[15:0] = 0x0000767BU 4414 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 4415 // .. 4416 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 4417 // .. FINISH: LOCK IT BACK 4418 // FINISH: top 4419 // 4420 EMIT_EXIT(), 4421 4422 // 4423 }; 4424 4425 unsigned long ps7_clock_init_data_2_0[] = { 4426 // START: top 4427 // .. START: SLCR SETTINGS 4428 // .. UNLOCK_KEY = 0XDF0D 4429 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 4430 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 4431 // .. 4432 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 4433 // .. FINISH: SLCR SETTINGS 4434 // .. START: CLOCK CONTROL SLCR REGISTERS 4435 // .. CLKACT = 0x1 4436 // .. ==> 0XF8000128[0:0] = 0x00000001U 4437 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4438 // .. DIVISOR0 = 0x23 4439 // .. ==> 0XF8000128[13:8] = 0x00000023U 4440 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U 4441 // .. DIVISOR1 = 0x3 4442 // .. ==> 0XF8000128[25:20] = 0x00000003U 4443 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U 4444 // .. 4445 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U), 4446 // .. CLKACT = 0x1 4447 // .. ==> 0XF8000138[0:0] = 0x00000001U 4448 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4449 // .. SRCSEL = 0x0 4450 // .. ==> 0XF8000138[4:4] = 0x00000000U 4451 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 4452 // .. 4453 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U), 4454 // .. CLKACT = 0x1 4455 // .. ==> 0XF8000140[0:0] = 0x00000001U 4456 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4457 // .. SRCSEL = 0x0 4458 // .. ==> 0XF8000140[6:4] = 0x00000000U 4459 // .. ==> MASK : 0x00000070U VAL : 0x00000000U 4460 // .. DIVISOR = 0x8 4461 // .. ==> 0XF8000140[13:8] = 0x00000008U 4462 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U 4463 // .. DIVISOR1 = 0x5 4464 // .. ==> 0XF8000140[25:20] = 0x00000005U 4465 // .. ==> MASK : 0x03F00000U VAL : 0x00500000U 4466 // .. 4467 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U), 4468 // .. CLKACT = 0x1 4469 // .. ==> 0XF800014C[0:0] = 0x00000001U 4470 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4471 // .. SRCSEL = 0x0 4472 // .. ==> 0XF800014C[5:4] = 0x00000000U 4473 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4474 // .. DIVISOR = 0x5 4475 // .. ==> 0XF800014C[13:8] = 0x00000005U 4476 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 4477 // .. 4478 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U), 4479 // .. CLKACT0 = 0x1 4480 // .. ==> 0XF8000150[0:0] = 0x00000001U 4481 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4482 // .. CLKACT1 = 0x0 4483 // .. ==> 0XF8000150[1:1] = 0x00000000U 4484 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 4485 // .. SRCSEL = 0x0 4486 // .. ==> 0XF8000150[5:4] = 0x00000000U 4487 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4488 // .. DIVISOR = 0x14 4489 // .. ==> 0XF8000150[13:8] = 0x00000014U 4490 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4491 // .. 4492 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U), 4493 // .. CLKACT0 = 0x0 4494 // .. ==> 0XF8000154[0:0] = 0x00000000U 4495 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 4496 // .. CLKACT1 = 0x1 4497 // .. ==> 0XF8000154[1:1] = 0x00000001U 4498 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 4499 // .. SRCSEL = 0x0 4500 // .. ==> 0XF8000154[5:4] = 0x00000000U 4501 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4502 // .. DIVISOR = 0x14 4503 // .. ==> 0XF8000154[13:8] = 0x00000014U 4504 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4505 // .. 4506 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U), 4507 // .. CLKACT = 0x1 4508 // .. ==> 0XF8000168[0:0] = 0x00000001U 4509 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4510 // .. SRCSEL = 0x0 4511 // .. ==> 0XF8000168[5:4] = 0x00000000U 4512 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4513 // .. DIVISOR = 0x5 4514 // .. ==> 0XF8000168[13:8] = 0x00000005U 4515 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 4516 // .. 4517 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U), 4518 // .. SRCSEL = 0x0 4519 // .. ==> 0XF8000170[5:4] = 0x00000000U 4520 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4521 // .. DIVISOR0 = 0x14 4522 // .. ==> 0XF8000170[13:8] = 0x00000014U 4523 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4524 // .. DIVISOR1 = 0x1 4525 // .. ==> 0XF8000170[25:20] = 0x00000001U 4526 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4527 // .. 4528 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U), 4529 // .. SRCSEL = 0x0 4530 // .. ==> 0XF8000180[5:4] = 0x00000000U 4531 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4532 // .. DIVISOR0 = 0x14 4533 // .. ==> 0XF8000180[13:8] = 0x00000014U 4534 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4535 // .. DIVISOR1 = 0x1 4536 // .. ==> 0XF8000180[25:20] = 0x00000001U 4537 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4538 // .. 4539 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U), 4540 // .. SRCSEL = 0x0 4541 // .. ==> 0XF8000190[5:4] = 0x00000000U 4542 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4543 // .. DIVISOR0 = 0x14 4544 // .. ==> 0XF8000190[13:8] = 0x00000014U 4545 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4546 // .. DIVISOR1 = 0x1 4547 // .. ==> 0XF8000190[25:20] = 0x00000001U 4548 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4549 // .. 4550 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U), 4551 // .. SRCSEL = 0x0 4552 // .. ==> 0XF80001A0[5:4] = 0x00000000U 4553 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4554 // .. DIVISOR0 = 0x14 4555 // .. ==> 0XF80001A0[13:8] = 0x00000014U 4556 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4557 // .. DIVISOR1 = 0x1 4558 // .. ==> 0XF80001A0[25:20] = 0x00000001U 4559 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4560 // .. 4561 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U), 4562 // .. CLK_621_TRUE = 0x1 4563 // .. ==> 0XF80001C4[0:0] = 0x00000001U 4564 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4565 // .. 4566 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U), 4567 // .. DMA_CPU_2XCLKACT = 0x1 4568 // .. ==> 0XF800012C[0:0] = 0x00000001U 4569 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4570 // .. USB0_CPU_1XCLKACT = 0x1 4571 // .. ==> 0XF800012C[2:2] = 0x00000001U 4572 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 4573 // .. USB1_CPU_1XCLKACT = 0x1 4574 // .. ==> 0XF800012C[3:3] = 0x00000001U 4575 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 4576 // .. GEM0_CPU_1XCLKACT = 0x1 4577 // .. ==> 0XF800012C[6:6] = 0x00000001U 4578 // .. ==> MASK : 0x00000040U VAL : 0x00000040U 4579 // .. GEM1_CPU_1XCLKACT = 0x0 4580 // .. ==> 0XF800012C[7:7] = 0x00000000U 4581 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 4582 // .. SDI0_CPU_1XCLKACT = 0x1 4583 // .. ==> 0XF800012C[10:10] = 0x00000001U 4584 // .. ==> MASK : 0x00000400U VAL : 0x00000400U 4585 // .. SDI1_CPU_1XCLKACT = 0x0 4586 // .. ==> 0XF800012C[11:11] = 0x00000000U 4587 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 4588 // .. SPI0_CPU_1XCLKACT = 0x0 4589 // .. ==> 0XF800012C[14:14] = 0x00000000U 4590 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 4591 // .. SPI1_CPU_1XCLKACT = 0x0 4592 // .. ==> 0XF800012C[15:15] = 0x00000000U 4593 // .. ==> MASK : 0x00008000U VAL : 0x00000000U 4594 // .. CAN0_CPU_1XCLKACT = 0x0 4595 // .. ==> 0XF800012C[16:16] = 0x00000000U 4596 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 4597 // .. CAN1_CPU_1XCLKACT = 0x0 4598 // .. ==> 0XF800012C[17:17] = 0x00000000U 4599 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 4600 // .. I2C0_CPU_1XCLKACT = 0x1 4601 // .. ==> 0XF800012C[18:18] = 0x00000001U 4602 // .. ==> MASK : 0x00040000U VAL : 0x00040000U 4603 // .. I2C1_CPU_1XCLKACT = 0x1 4604 // .. ==> 0XF800012C[19:19] = 0x00000001U 4605 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 4606 // .. UART0_CPU_1XCLKACT = 0x0 4607 // .. ==> 0XF800012C[20:20] = 0x00000000U 4608 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 4609 // .. UART1_CPU_1XCLKACT = 0x1 4610 // .. ==> 0XF800012C[21:21] = 0x00000001U 4611 // .. ==> MASK : 0x00200000U VAL : 0x00200000U 4612 // .. GPIO_CPU_1XCLKACT = 0x1 4613 // .. ==> 0XF800012C[22:22] = 0x00000001U 4614 // .. ==> MASK : 0x00400000U VAL : 0x00400000U 4615 // .. LQSPI_CPU_1XCLKACT = 0x1 4616 // .. ==> 0XF800012C[23:23] = 0x00000001U 4617 // .. ==> MASK : 0x00800000U VAL : 0x00800000U 4618 // .. SMC_CPU_1XCLKACT = 0x1 4619 // .. ==> 0XF800012C[24:24] = 0x00000001U 4620 // .. ==> MASK : 0x01000000U VAL : 0x01000000U 4621 // .. 4622 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU), 4623 // .. FINISH: CLOCK CONTROL SLCR REGISTERS 4624 // .. START: THIS SHOULD BE BLANK 4625 // .. FINISH: THIS SHOULD BE BLANK 4626 // .. START: LOCK IT BACK 4627 // .. LOCK_KEY = 0X767B 4628 // .. ==> 0XF8000004[15:0] = 0x0000767BU 4629 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 4630 // .. 4631 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 4632 // .. FINISH: LOCK IT BACK 4633 // FINISH: top 4634 // 4635 EMIT_EXIT(), 4636 4637 // 4638 }; 4639 4640 unsigned long ps7_ddr_init_data_2_0[] = { 4641 // START: top 4642 // .. START: DDR INITIALIZATION 4643 // .. .. START: LOCK DDR 4644 // .. .. reg_ddrc_soft_rstb = 0 4645 // .. .. ==> 0XF8006000[0:0] = 0x00000000U 4646 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4647 // .. .. reg_ddrc_powerdown_en = 0x0 4648 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 4649 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4650 // .. .. reg_ddrc_data_bus_width = 0x0 4651 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 4652 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 4653 // .. .. reg_ddrc_burst8_refresh = 0x0 4654 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 4655 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 4656 // .. .. reg_ddrc_rdwr_idle_gap = 0x1 4657 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 4658 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 4659 // .. .. reg_ddrc_dis_rd_bypass = 0x0 4660 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 4661 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 4662 // .. .. reg_ddrc_dis_act_bypass = 0x0 4663 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 4664 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 4665 // .. .. reg_ddrc_dis_auto_refresh = 0x0 4666 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 4667 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 4668 // .. .. 4669 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U), 4670 // .. .. FINISH: LOCK DDR 4671 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81 4672 // .. .. ==> 0XF8006004[11:0] = 0x00000081U 4673 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U 4674 // .. .. reg_ddrc_active_ranks = 0x1 4675 // .. .. ==> 0XF8006004[13:12] = 0x00000001U 4676 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U 4677 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 4678 // .. .. ==> 0XF8006004[18:14] = 0x00000000U 4679 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U 4680 // .. .. reg_ddrc_wr_odt_block = 0x1 4681 // .. .. ==> 0XF8006004[20:19] = 0x00000001U 4682 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U 4683 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0 4684 // .. .. ==> 0XF8006004[21:21] = 0x00000000U 4685 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 4686 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0 4687 // .. .. ==> 0XF8006004[26:22] = 0x00000000U 4688 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U 4689 // .. .. reg_ddrc_addrmap_open_bank = 0x0 4690 // .. .. ==> 0XF8006004[27:27] = 0x00000000U 4691 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 4692 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0 4693 // .. .. ==> 0XF8006004[28:28] = 0x00000000U 4694 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 4695 // .. .. 4696 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U), 4697 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf 4698 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU 4699 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU 4700 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf 4701 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU 4702 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U 4703 // .. .. reg_ddrc_hpr_xact_run_length = 0xf 4704 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU 4705 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U 4706 // .. .. 4707 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU), 4708 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 4709 // .. .. ==> 0XF800600C[10:0] = 0x00000001U 4710 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 4711 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 4712 // .. .. ==> 0XF800600C[21:11] = 0x00000002U 4713 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U 4714 // .. .. reg_ddrc_lpr_xact_run_length = 0x8 4715 // .. .. ==> 0XF800600C[25:22] = 0x00000008U 4716 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U 4717 // .. .. 4718 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U), 4719 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 4720 // .. .. ==> 0XF8006010[10:0] = 0x00000001U 4721 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 4722 // .. .. reg_ddrc_w_xact_run_length = 0x8 4723 // .. .. ==> 0XF8006010[14:11] = 0x00000008U 4724 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U 4725 // .. .. reg_ddrc_w_max_starve_x32 = 0x2 4726 // .. .. ==> 0XF8006010[25:15] = 0x00000002U 4727 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U 4728 // .. .. 4729 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U), 4730 // .. .. reg_ddrc_t_rc = 0x1b 4731 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU 4732 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU 4733 // .. .. reg_ddrc_t_rfc_min = 0x56 4734 // .. .. ==> 0XF8006014[13:6] = 0x00000056U 4735 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U 4736 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 4737 // .. .. ==> 0XF8006014[20:14] = 0x00000010U 4738 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U 4739 // .. .. 4740 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU), 4741 // .. .. reg_ddrc_wr2pre = 0x12 4742 // .. .. ==> 0XF8006018[4:0] = 0x00000012U 4743 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U 4744 // .. .. reg_ddrc_powerdown_to_x32 = 0x6 4745 // .. .. ==> 0XF8006018[9:5] = 0x00000006U 4746 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U 4747 // .. .. reg_ddrc_t_faw = 0x10 4748 // .. .. ==> 0XF8006018[15:10] = 0x00000010U 4749 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00004000U 4750 // .. .. reg_ddrc_t_ras_max = 0x24 4751 // .. .. ==> 0XF8006018[21:16] = 0x00000024U 4752 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U 4753 // .. .. reg_ddrc_t_ras_min = 0x14 4754 // .. .. ==> 0XF8006018[26:22] = 0x00000014U 4755 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U 4756 // .. .. reg_ddrc_t_cke = 0x4 4757 // .. .. ==> 0XF8006018[31:28] = 0x00000004U 4758 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U 4759 // .. .. 4760 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U), 4761 // .. .. reg_ddrc_write_latency = 0x5 4762 // .. .. ==> 0XF800601C[4:0] = 0x00000005U 4763 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U 4764 // .. .. reg_ddrc_rd2wr = 0x7 4765 // .. .. ==> 0XF800601C[9:5] = 0x00000007U 4766 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U 4767 // .. .. reg_ddrc_wr2rd = 0xe 4768 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU 4769 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U 4770 // .. .. reg_ddrc_t_xp = 0x4 4771 // .. .. ==> 0XF800601C[19:15] = 0x00000004U 4772 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U 4773 // .. .. reg_ddrc_pad_pd = 0x0 4774 // .. .. ==> 0XF800601C[22:20] = 0x00000000U 4775 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U 4776 // .. .. reg_ddrc_rd2pre = 0x4 4777 // .. .. ==> 0XF800601C[27:23] = 0x00000004U 4778 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U 4779 // .. .. reg_ddrc_t_rcd = 0x7 4780 // .. .. ==> 0XF800601C[31:28] = 0x00000007U 4781 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 4782 // .. .. 4783 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U), 4784 // .. .. reg_ddrc_t_ccd = 0x4 4785 // .. .. ==> 0XF8006020[4:2] = 0x00000004U 4786 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U 4787 // .. .. reg_ddrc_t_rrd = 0x4 4788 // .. .. ==> 0XF8006020[7:5] = 0x00000004U 4789 // .. .. ==> MASK : 0x000000E0U VAL : 0x00000080U 4790 // .. .. reg_ddrc_refresh_margin = 0x2 4791 // .. .. ==> 0XF8006020[11:8] = 0x00000002U 4792 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4793 // .. .. reg_ddrc_t_rp = 0x7 4794 // .. .. ==> 0XF8006020[15:12] = 0x00000007U 4795 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U 4796 // .. .. reg_ddrc_refresh_to_x32 = 0x8 4797 // .. .. ==> 0XF8006020[20:16] = 0x00000008U 4798 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U 4799 // .. .. reg_ddrc_sdram = 0x1 4800 // .. .. ==> 0XF8006020[21:21] = 0x00000001U 4801 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U 4802 // .. .. reg_ddrc_mobile = 0x0 4803 // .. .. ==> 0XF8006020[22:22] = 0x00000000U 4804 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 4805 // .. .. reg_ddrc_clock_stop_en = 0x0 4806 // .. .. ==> 0XF8006020[23:23] = 0x00000000U 4807 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 4808 // .. .. reg_ddrc_read_latency = 0x7 4809 // .. .. ==> 0XF8006020[28:24] = 0x00000007U 4810 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U 4811 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1 4812 // .. .. ==> 0XF8006020[29:29] = 0x00000001U 4813 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U 4814 // .. .. reg_ddrc_dis_pad_pd = 0x0 4815 // .. .. ==> 0XF8006020[30:30] = 0x00000000U 4816 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 4817 // .. .. reg_ddrc_loopback = 0x0 4818 // .. .. ==> 0XF8006020[31:31] = 0x00000000U 4819 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 4820 // .. .. 4821 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U), 4822 // .. .. reg_ddrc_en_2t_timing_mode = 0x0 4823 // .. .. ==> 0XF8006024[0:0] = 0x00000000U 4824 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4825 // .. .. reg_ddrc_prefer_write = 0x0 4826 // .. .. ==> 0XF8006024[1:1] = 0x00000000U 4827 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4828 // .. .. reg_ddrc_max_rank_rd = 0xf 4829 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU 4830 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU 4831 // .. .. reg_ddrc_mr_wr = 0x0 4832 // .. .. ==> 0XF8006024[6:6] = 0x00000000U 4833 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 4834 // .. .. reg_ddrc_mr_addr = 0x0 4835 // .. .. ==> 0XF8006024[8:7] = 0x00000000U 4836 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U 4837 // .. .. reg_ddrc_mr_data = 0x0 4838 // .. .. ==> 0XF8006024[24:9] = 0x00000000U 4839 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U 4840 // .. .. ddrc_reg_mr_wr_busy = 0x0 4841 // .. .. ==> 0XF8006024[25:25] = 0x00000000U 4842 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 4843 // .. .. reg_ddrc_mr_type = 0x0 4844 // .. .. ==> 0XF8006024[26:26] = 0x00000000U 4845 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 4846 // .. .. reg_ddrc_mr_rdata_valid = 0x0 4847 // .. .. ==> 0XF8006024[27:27] = 0x00000000U 4848 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 4849 // .. .. 4850 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU), 4851 // .. .. reg_ddrc_final_wait_x32 = 0x7 4852 // .. .. ==> 0XF8006028[6:0] = 0x00000007U 4853 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U 4854 // .. .. reg_ddrc_pre_ocd_x32 = 0x0 4855 // .. .. ==> 0XF8006028[10:7] = 0x00000000U 4856 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U 4857 // .. .. reg_ddrc_t_mrd = 0x4 4858 // .. .. ==> 0XF8006028[13:11] = 0x00000004U 4859 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U 4860 // .. .. 4861 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U), 4862 // .. .. reg_ddrc_emr2 = 0x8 4863 // .. .. ==> 0XF800602C[15:0] = 0x00000008U 4864 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U 4865 // .. .. reg_ddrc_emr3 = 0x0 4866 // .. .. ==> 0XF800602C[31:16] = 0x00000000U 4867 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U 4868 // .. .. 4869 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U), 4870 // .. .. reg_ddrc_mr = 0x930 4871 // .. .. ==> 0XF8006030[15:0] = 0x00000930U 4872 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U 4873 // .. .. reg_ddrc_emr = 0x4 4874 // .. .. ==> 0XF8006030[31:16] = 0x00000004U 4875 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U 4876 // .. .. 4877 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U), 4878 // .. .. reg_ddrc_burst_rdwr = 0x4 4879 // .. .. ==> 0XF8006034[3:0] = 0x00000004U 4880 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U 4881 // .. .. reg_ddrc_pre_cke_x1024 = 0x105 4882 // .. .. ==> 0XF8006034[13:4] = 0x00000105U 4883 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U 4884 // .. .. reg_ddrc_post_cke_x1024 = 0x1 4885 // .. .. ==> 0XF8006034[25:16] = 0x00000001U 4886 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U 4887 // .. .. reg_ddrc_burstchop = 0x0 4888 // .. .. ==> 0XF8006034[28:28] = 0x00000000U 4889 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 4890 // .. .. 4891 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U), 4892 // .. .. reg_ddrc_force_low_pri_n = 0x0 4893 // .. .. ==> 0XF8006038[0:0] = 0x00000000U 4894 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4895 // .. .. reg_ddrc_dis_dq = 0x0 4896 // .. .. ==> 0XF8006038[1:1] = 0x00000000U 4897 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4898 // .. .. reg_phy_debug_mode = 0x0 4899 // .. .. ==> 0XF8006038[6:6] = 0x00000000U 4900 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 4901 // .. .. reg_phy_wr_level_start = 0x0 4902 // .. .. ==> 0XF8006038[7:7] = 0x00000000U 4903 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 4904 // .. .. reg_phy_rd_level_start = 0x0 4905 // .. .. ==> 0XF8006038[8:8] = 0x00000000U 4906 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 4907 // .. .. reg_phy_dq0_wait_t = 0x0 4908 // .. .. ==> 0XF8006038[12:9] = 0x00000000U 4909 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U 4910 // .. .. 4911 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U), 4912 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7 4913 // .. .. ==> 0XF800603C[3:0] = 0x00000007U 4914 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U 4915 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7 4916 // .. .. ==> 0XF800603C[7:4] = 0x00000007U 4917 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U 4918 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7 4919 // .. .. ==> 0XF800603C[11:8] = 0x00000007U 4920 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U 4921 // .. .. reg_ddrc_addrmap_col_b5 = 0x0 4922 // .. .. ==> 0XF800603C[15:12] = 0x00000000U 4923 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 4924 // .. .. reg_ddrc_addrmap_col_b6 = 0x0 4925 // .. .. ==> 0XF800603C[19:16] = 0x00000000U 4926 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 4927 // .. .. 4928 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U), 4929 // .. .. reg_ddrc_addrmap_col_b2 = 0x0 4930 // .. .. ==> 0XF8006040[3:0] = 0x00000000U 4931 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 4932 // .. .. reg_ddrc_addrmap_col_b3 = 0x0 4933 // .. .. ==> 0XF8006040[7:4] = 0x00000000U 4934 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4935 // .. .. reg_ddrc_addrmap_col_b4 = 0x0 4936 // .. .. ==> 0XF8006040[11:8] = 0x00000000U 4937 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 4938 // .. .. reg_ddrc_addrmap_col_b7 = 0x0 4939 // .. .. ==> 0XF8006040[15:12] = 0x00000000U 4940 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 4941 // .. .. reg_ddrc_addrmap_col_b8 = 0x0 4942 // .. .. ==> 0XF8006040[19:16] = 0x00000000U 4943 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 4944 // .. .. reg_ddrc_addrmap_col_b9 = 0xf 4945 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU 4946 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 4947 // .. .. reg_ddrc_addrmap_col_b10 = 0xf 4948 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU 4949 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 4950 // .. .. reg_ddrc_addrmap_col_b11 = 0xf 4951 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU 4952 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U 4953 // .. .. 4954 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U), 4955 // .. .. reg_ddrc_addrmap_row_b0 = 0x6 4956 // .. .. ==> 0XF8006044[3:0] = 0x00000006U 4957 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U 4958 // .. .. reg_ddrc_addrmap_row_b1 = 0x6 4959 // .. .. ==> 0XF8006044[7:4] = 0x00000006U 4960 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U 4961 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 4962 // .. .. ==> 0XF8006044[11:8] = 0x00000006U 4963 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U 4964 // .. .. reg_ddrc_addrmap_row_b12 = 0x6 4965 // .. .. ==> 0XF8006044[15:12] = 0x00000006U 4966 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 4967 // .. .. reg_ddrc_addrmap_row_b13 = 0x6 4968 // .. .. ==> 0XF8006044[19:16] = 0x00000006U 4969 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 4970 // .. .. reg_ddrc_addrmap_row_b14 = 0x6 4971 // .. .. ==> 0XF8006044[23:20] = 0x00000006U 4972 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U 4973 // .. .. reg_ddrc_addrmap_row_b15 = 0xf 4974 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU 4975 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 4976 // .. .. 4977 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U), 4978 // .. .. reg_ddrc_rank0_rd_odt = 0x0 4979 // .. .. ==> 0XF8006048[2:0] = 0x00000000U 4980 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 4981 // .. .. reg_ddrc_rank0_wr_odt = 0x1 4982 // .. .. ==> 0XF8006048[5:3] = 0x00000001U 4983 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U 4984 // .. .. reg_ddrc_rank1_rd_odt = 0x1 4985 // .. .. ==> 0XF8006048[8:6] = 0x00000001U 4986 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U 4987 // .. .. reg_ddrc_rank1_wr_odt = 0x1 4988 // .. .. ==> 0XF8006048[11:9] = 0x00000001U 4989 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U 4990 // .. .. reg_phy_rd_local_odt = 0x0 4991 // .. .. ==> 0XF8006048[13:12] = 0x00000000U 4992 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U 4993 // .. .. reg_phy_wr_local_odt = 0x3 4994 // .. .. ==> 0XF8006048[15:14] = 0x00000003U 4995 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U 4996 // .. .. reg_phy_idle_local_odt = 0x3 4997 // .. .. ==> 0XF8006048[17:16] = 0x00000003U 4998 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U 4999 // .. .. reg_ddrc_rank2_rd_odt = 0x0 5000 // .. .. ==> 0XF8006048[20:18] = 0x00000000U 5001 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U 5002 // .. .. reg_ddrc_rank2_wr_odt = 0x0 5003 // .. .. ==> 0XF8006048[23:21] = 0x00000000U 5004 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U 5005 // .. .. reg_ddrc_rank3_rd_odt = 0x0 5006 // .. .. ==> 0XF8006048[26:24] = 0x00000000U 5007 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U 5008 // .. .. reg_ddrc_rank3_wr_odt = 0x0 5009 // .. .. ==> 0XF8006048[29:27] = 0x00000000U 5010 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U 5011 // .. .. 5012 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U), 5013 // .. .. reg_phy_rd_cmd_to_data = 0x0 5014 // .. .. ==> 0XF8006050[3:0] = 0x00000000U 5015 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 5016 // .. .. reg_phy_wr_cmd_to_data = 0x0 5017 // .. .. ==> 0XF8006050[7:4] = 0x00000000U 5018 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 5019 // .. .. reg_phy_rdc_we_to_re_delay = 0x8 5020 // .. .. ==> 0XF8006050[11:8] = 0x00000008U 5021 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U 5022 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0 5023 // .. .. ==> 0XF8006050[15:15] = 0x00000000U 5024 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 5025 // .. .. reg_phy_use_fixed_re = 0x1 5026 // .. .. ==> 0XF8006050[16:16] = 0x00000001U 5027 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 5028 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 5029 // .. .. ==> 0XF8006050[17:17] = 0x00000000U 5030 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5031 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 5032 // .. .. ==> 0XF8006050[18:18] = 0x00000000U 5033 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5034 // .. .. reg_phy_clk_stall_level = 0x0 5035 // .. .. ==> 0XF8006050[19:19] = 0x00000000U 5036 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5037 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 5038 // .. .. ==> 0XF8006050[27:24] = 0x00000007U 5039 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U 5040 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 5041 // .. .. ==> 0XF8006050[31:28] = 0x00000007U 5042 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 5043 // .. .. 5044 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U), 5045 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1 5046 // .. .. ==> 0XF8006058[7:0] = 0x00000001U 5047 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U 5048 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1 5049 // .. .. ==> 0XF8006058[15:8] = 0x00000001U 5050 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U 5051 // .. .. reg_ddrc_dis_dll_calib = 0x0 5052 // .. .. ==> 0XF8006058[16:16] = 0x00000000U 5053 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5054 // .. .. 5055 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U), 5056 // .. .. reg_ddrc_rd_odt_delay = 0x3 5057 // .. .. ==> 0XF800605C[3:0] = 0x00000003U 5058 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U 5059 // .. .. reg_ddrc_wr_odt_delay = 0x0 5060 // .. .. ==> 0XF800605C[7:4] = 0x00000000U 5061 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 5062 // .. .. reg_ddrc_rd_odt_hold = 0x0 5063 // .. .. ==> 0XF800605C[11:8] = 0x00000000U 5064 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 5065 // .. .. reg_ddrc_wr_odt_hold = 0x5 5066 // .. .. ==> 0XF800605C[15:12] = 0x00000005U 5067 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U 5068 // .. .. 5069 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U), 5070 // .. .. reg_ddrc_pageclose = 0x0 5071 // .. .. ==> 0XF8006060[0:0] = 0x00000000U 5072 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5073 // .. .. reg_ddrc_lpr_num_entries = 0x1f 5074 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU 5075 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU 5076 // .. .. reg_ddrc_auto_pre_en = 0x0 5077 // .. .. ==> 0XF8006060[7:7] = 0x00000000U 5078 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 5079 // .. .. reg_ddrc_refresh_update_level = 0x0 5080 // .. .. ==> 0XF8006060[8:8] = 0x00000000U 5081 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 5082 // .. .. reg_ddrc_dis_wc = 0x0 5083 // .. .. ==> 0XF8006060[9:9] = 0x00000000U 5084 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 5085 // .. .. reg_ddrc_dis_collision_page_opt = 0x0 5086 // .. .. ==> 0XF8006060[10:10] = 0x00000000U 5087 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5088 // .. .. reg_ddrc_selfref_en = 0x0 5089 // .. .. ==> 0XF8006060[12:12] = 0x00000000U 5090 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U 5091 // .. .. 5092 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU), 5093 // .. .. reg_ddrc_go2critical_hysteresis = 0x0 5094 // .. .. ==> 0XF8006064[12:5] = 0x00000000U 5095 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U 5096 // .. .. reg_arb_go2critical_en = 0x1 5097 // .. .. ==> 0XF8006064[17:17] = 0x00000001U 5098 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U 5099 // .. .. 5100 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U), 5101 // .. .. reg_ddrc_wrlvl_ww = 0x41 5102 // .. .. ==> 0XF8006068[7:0] = 0x00000041U 5103 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U 5104 // .. .. reg_ddrc_rdlvl_rr = 0x41 5105 // .. .. ==> 0XF8006068[15:8] = 0x00000041U 5106 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U 5107 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28 5108 // .. .. ==> 0XF8006068[25:16] = 0x00000028U 5109 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U 5110 // .. .. 5111 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U), 5112 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 5113 // .. .. ==> 0XF800606C[7:0] = 0x00000010U 5114 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U 5115 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 5116 // .. .. ==> 0XF800606C[15:8] = 0x00000016U 5117 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U 5118 // .. .. 5119 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U), 5120 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1 5121 // .. .. ==> 0XF8006078[3:0] = 0x00000001U 5122 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U 5123 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1 5124 // .. .. ==> 0XF8006078[7:4] = 0x00000001U 5125 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U 5126 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1 5127 // .. .. ==> 0XF8006078[11:8] = 0x00000001U 5128 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U 5129 // .. .. reg_ddrc_t_cksre = 0x6 5130 // .. .. ==> 0XF8006078[15:12] = 0x00000006U 5131 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 5132 // .. .. reg_ddrc_t_cksrx = 0x6 5133 // .. .. ==> 0XF8006078[19:16] = 0x00000006U 5134 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 5135 // .. .. reg_ddrc_t_ckesr = 0x4 5136 // .. .. ==> 0XF8006078[25:20] = 0x00000004U 5137 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U 5138 // .. .. 5139 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U), 5140 // .. .. reg_ddrc_t_ckpde = 0x2 5141 // .. .. ==> 0XF800607C[3:0] = 0x00000002U 5142 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U 5143 // .. .. reg_ddrc_t_ckpdx = 0x2 5144 // .. .. ==> 0XF800607C[7:4] = 0x00000002U 5145 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 5146 // .. .. reg_ddrc_t_ckdpde = 0x2 5147 // .. .. ==> 0XF800607C[11:8] = 0x00000002U 5148 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 5149 // .. .. reg_ddrc_t_ckdpdx = 0x2 5150 // .. .. ==> 0XF800607C[15:12] = 0x00000002U 5151 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U 5152 // .. .. reg_ddrc_t_ckcsx = 0x3 5153 // .. .. ==> 0XF800607C[19:16] = 0x00000003U 5154 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U 5155 // .. .. 5156 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U), 5157 // .. .. refresh_timer0_start_value_x32 = 0x0 5158 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U 5159 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U 5160 // .. .. refresh_timer1_start_value_x32 = 0x8 5161 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U 5162 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U 5163 // .. .. 5164 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U), 5165 // .. .. reg_ddrc_dis_auto_zq = 0x0 5166 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U 5167 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5168 // .. .. reg_ddrc_ddr3 = 0x1 5169 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U 5170 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 5171 // .. .. reg_ddrc_t_mod = 0x200 5172 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U 5173 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U 5174 // .. .. reg_ddrc_t_zq_long_nop = 0x200 5175 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U 5176 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U 5177 // .. .. reg_ddrc_t_zq_short_nop = 0x40 5178 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U 5179 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U 5180 // .. .. 5181 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U), 5182 // .. .. t_zq_short_interval_x1024 = 0xcb73 5183 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U 5184 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U 5185 // .. .. dram_rstn_x1024 = 0x69 5186 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U 5187 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U 5188 // .. .. 5189 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U), 5190 // .. .. deeppowerdown_en = 0x0 5191 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U 5192 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5193 // .. .. deeppowerdown_to_x1024 = 0xff 5194 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU 5195 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU 5196 // .. .. 5197 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU), 5198 // .. .. dfi_wrlvl_max_x1024 = 0xfff 5199 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU 5200 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU 5201 // .. .. dfi_rdlvl_max_x1024 = 0xfff 5202 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU 5203 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U 5204 // .. .. ddrc_reg_twrlvl_max_error = 0x0 5205 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U 5206 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 5207 // .. .. ddrc_reg_trdlvl_max_error = 0x0 5208 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U 5209 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 5210 // .. .. reg_ddrc_dfi_wr_level_en = 0x1 5211 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U 5212 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 5213 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 5214 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U 5215 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 5216 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 5217 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U 5218 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 5219 // .. .. 5220 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU), 5221 // .. .. reg_ddrc_2t_delay = 0x0 5222 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U 5223 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U 5224 // .. .. reg_ddrc_skip_ocd = 0x1 5225 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U 5226 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U 5227 // .. .. reg_ddrc_dis_pre_bypass = 0x0 5228 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U 5229 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5230 // .. .. 5231 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U), 5232 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6 5233 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U 5234 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U 5235 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 5236 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U 5237 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U 5238 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 5239 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U 5240 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U 5241 // .. .. 5242 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U), 5243 // .. .. START: RESET ECC ERROR 5244 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 5245 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U 5246 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5247 // .. .. Clear_Correctable_DRAM_ECC_error = 1 5248 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U 5249 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 5250 // .. .. 5251 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U), 5252 // .. .. FINISH: RESET ECC ERROR 5253 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 5254 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U 5255 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5256 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0 5257 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U 5258 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5259 // .. .. 5260 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U), 5261 // .. .. CORR_ECC_LOG_VALID = 0x0 5262 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U 5263 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5264 // .. .. ECC_CORRECTED_BIT_NUM = 0x0 5265 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U 5266 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U 5267 // .. .. 5268 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U), 5269 // .. .. UNCORR_ECC_LOG_VALID = 0x0 5270 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U 5271 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5272 // .. .. 5273 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U), 5274 // .. .. STAT_NUM_CORR_ERR = 0x0 5275 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U 5276 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U 5277 // .. .. STAT_NUM_UNCORR_ERR = 0x0 5278 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U 5279 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U 5280 // .. .. 5281 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U), 5282 // .. .. reg_ddrc_ecc_mode = 0x0 5283 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U 5284 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 5285 // .. .. reg_ddrc_dis_scrub = 0x1 5286 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U 5287 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 5288 // .. .. 5289 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U), 5290 // .. .. reg_phy_dif_on = 0x0 5291 // .. .. ==> 0XF8006114[3:0] = 0x00000000U 5292 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 5293 // .. .. reg_phy_dif_off = 0x0 5294 // .. .. ==> 0XF8006114[7:4] = 0x00000000U 5295 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 5296 // .. .. 5297 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U), 5298 // .. .. reg_phy_data_slice_in_use = 0x1 5299 // .. .. ==> 0XF8006118[0:0] = 0x00000001U 5300 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5301 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5302 // .. .. ==> 0XF8006118[1:1] = 0x00000000U 5303 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5304 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5305 // .. .. ==> 0XF8006118[2:2] = 0x00000000U 5306 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5307 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5308 // .. .. ==> 0XF8006118[3:3] = 0x00000000U 5309 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5310 // .. .. reg_phy_board_lpbk_tx = 0x0 5311 // .. .. ==> 0XF8006118[4:4] = 0x00000000U 5312 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5313 // .. .. reg_phy_board_lpbk_rx = 0x0 5314 // .. .. ==> 0XF8006118[5:5] = 0x00000000U 5315 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5316 // .. .. reg_phy_bist_shift_dq = 0x0 5317 // .. .. ==> 0XF8006118[14:6] = 0x00000000U 5318 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5319 // .. .. reg_phy_bist_err_clr = 0x0 5320 // .. .. ==> 0XF8006118[23:15] = 0x00000000U 5321 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5322 // .. .. reg_phy_dq_offset = 0x40 5323 // .. .. ==> 0XF8006118[30:24] = 0x00000040U 5324 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5325 // .. .. 5326 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U), 5327 // .. .. reg_phy_data_slice_in_use = 0x1 5328 // .. .. ==> 0XF800611C[0:0] = 0x00000001U 5329 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5330 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5331 // .. .. ==> 0XF800611C[1:1] = 0x00000000U 5332 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5333 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5334 // .. .. ==> 0XF800611C[2:2] = 0x00000000U 5335 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5336 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5337 // .. .. ==> 0XF800611C[3:3] = 0x00000000U 5338 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5339 // .. .. reg_phy_board_lpbk_tx = 0x0 5340 // .. .. ==> 0XF800611C[4:4] = 0x00000000U 5341 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5342 // .. .. reg_phy_board_lpbk_rx = 0x0 5343 // .. .. ==> 0XF800611C[5:5] = 0x00000000U 5344 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5345 // .. .. reg_phy_bist_shift_dq = 0x0 5346 // .. .. ==> 0XF800611C[14:6] = 0x00000000U 5347 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5348 // .. .. reg_phy_bist_err_clr = 0x0 5349 // .. .. ==> 0XF800611C[23:15] = 0x00000000U 5350 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5351 // .. .. reg_phy_dq_offset = 0x40 5352 // .. .. ==> 0XF800611C[30:24] = 0x00000040U 5353 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5354 // .. .. 5355 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U), 5356 // .. .. reg_phy_data_slice_in_use = 0x1 5357 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 5358 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5359 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5360 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 5361 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5362 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5363 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 5364 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5365 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5366 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 5367 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5368 // .. .. reg_phy_board_lpbk_tx = 0x0 5369 // .. .. ==> 0XF8006120[4:4] = 0x00000000U 5370 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5371 // .. .. reg_phy_board_lpbk_rx = 0x0 5372 // .. .. ==> 0XF8006120[5:5] = 0x00000000U 5373 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5374 // .. .. reg_phy_bist_shift_dq = 0x0 5375 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 5376 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5377 // .. .. reg_phy_bist_err_clr = 0x0 5378 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 5379 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5380 // .. .. reg_phy_dq_offset = 0x40 5381 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 5382 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5383 // .. .. reg_phy_data_slice_in_use = 0x1 5384 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 5385 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5386 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5387 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 5388 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5389 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5390 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 5391 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5392 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5393 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 5394 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5395 // .. .. reg_phy_board_lpbk_tx = 0x0 5396 // .. .. ==> 0XF8006120[4:4] = 0x00000000U 5397 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5398 // .. .. reg_phy_board_lpbk_rx = 0x0 5399 // .. .. ==> 0XF8006120[5:5] = 0x00000000U 5400 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5401 // .. .. reg_phy_bist_shift_dq = 0x0 5402 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 5403 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5404 // .. .. reg_phy_bist_err_clr = 0x0 5405 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 5406 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5407 // .. .. reg_phy_dq_offset = 0x40 5408 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 5409 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5410 // .. .. 5411 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U), 5412 // .. .. reg_phy_data_slice_in_use = 0x1 5413 // .. .. ==> 0XF8006124[0:0] = 0x00000001U 5414 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5415 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5416 // .. .. ==> 0XF8006124[1:1] = 0x00000000U 5417 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5418 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5419 // .. .. ==> 0XF8006124[2:2] = 0x00000000U 5420 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5421 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5422 // .. .. ==> 0XF8006124[3:3] = 0x00000000U 5423 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5424 // .. .. reg_phy_board_lpbk_tx = 0x0 5425 // .. .. ==> 0XF8006124[4:4] = 0x00000000U 5426 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5427 // .. .. reg_phy_board_lpbk_rx = 0x0 5428 // .. .. ==> 0XF8006124[5:5] = 0x00000000U 5429 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5430 // .. .. reg_phy_bist_shift_dq = 0x0 5431 // .. .. ==> 0XF8006124[14:6] = 0x00000000U 5432 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5433 // .. .. reg_phy_bist_err_clr = 0x0 5434 // .. .. ==> 0XF8006124[23:15] = 0x00000000U 5435 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5436 // .. .. reg_phy_dq_offset = 0x40 5437 // .. .. ==> 0XF8006124[30:24] = 0x00000040U 5438 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5439 // .. .. 5440 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U), 5441 // .. .. reg_phy_wrlvl_init_ratio = 0x1e 5442 // .. .. ==> 0XF800612C[9:0] = 0x0000001EU 5443 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001EU 5444 // .. .. reg_phy_gatelvl_init_ratio = 0xee 5445 // .. .. ==> 0XF800612C[19:10] = 0x000000EEU 5446 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003B800U 5447 // .. .. 5448 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003B81EU), 5449 // .. .. reg_phy_wrlvl_init_ratio = 0x25 5450 // .. .. ==> 0XF8006130[9:0] = 0x00000025U 5451 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000025U 5452 // .. .. reg_phy_gatelvl_init_ratio = 0x10d 5453 // .. .. ==> 0XF8006130[19:10] = 0x0000010DU 5454 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00043400U 5455 // .. .. 5456 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00043425U), 5457 // .. .. reg_phy_wrlvl_init_ratio = 0x19 5458 // .. .. ==> 0XF8006134[9:0] = 0x00000019U 5459 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000019U 5460 // .. .. reg_phy_gatelvl_init_ratio = 0xf3 5461 // .. .. ==> 0XF8006134[19:10] = 0x000000F3U 5462 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003CC00U 5463 // .. .. 5464 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003CC19U), 5465 // .. .. reg_phy_wrlvl_init_ratio = 0x2a 5466 // .. .. ==> 0XF8006138[9:0] = 0x0000002AU 5467 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000002AU 5468 // .. .. reg_phy_gatelvl_init_ratio = 0x109 5469 // .. .. ==> 0XF8006138[19:10] = 0x00000109U 5470 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00042400U 5471 // .. .. 5472 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0004242AU), 5473 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5474 // .. .. ==> 0XF8006140[9:0] = 0x00000035U 5475 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5476 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5477 // .. .. ==> 0XF8006140[10:10] = 0x00000000U 5478 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5479 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5480 // .. .. ==> 0XF8006140[19:11] = 0x00000000U 5481 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5482 // .. .. 5483 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U), 5484 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5485 // .. .. ==> 0XF8006144[9:0] = 0x00000035U 5486 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5487 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5488 // .. .. ==> 0XF8006144[10:10] = 0x00000000U 5489 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5490 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5491 // .. .. ==> 0XF8006144[19:11] = 0x00000000U 5492 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5493 // .. .. 5494 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U), 5495 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5496 // .. .. ==> 0XF8006148[9:0] = 0x00000035U 5497 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5498 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5499 // .. .. ==> 0XF8006148[10:10] = 0x00000000U 5500 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5501 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5502 // .. .. ==> 0XF8006148[19:11] = 0x00000000U 5503 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5504 // .. .. 5505 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U), 5506 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5507 // .. .. ==> 0XF800614C[9:0] = 0x00000035U 5508 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5509 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5510 // .. .. ==> 0XF800614C[10:10] = 0x00000000U 5511 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5512 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5513 // .. .. ==> 0XF800614C[19:11] = 0x00000000U 5514 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5515 // .. .. 5516 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U), 5517 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9e 5518 // .. .. ==> 0XF8006154[9:0] = 0x0000009EU 5519 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009EU 5520 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5521 // .. .. ==> 0XF8006154[10:10] = 0x00000000U 5522 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5523 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5524 // .. .. ==> 0XF8006154[19:11] = 0x00000000U 5525 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5526 // .. .. 5527 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009EU), 5528 // .. .. reg_phy_wr_dqs_slave_ratio = 0xa5 5529 // .. .. ==> 0XF8006158[9:0] = 0x000000A5U 5530 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000A5U 5531 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5532 // .. .. ==> 0XF8006158[10:10] = 0x00000000U 5533 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5534 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5535 // .. .. ==> 0XF8006158[19:11] = 0x00000000U 5536 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5537 // .. .. 5538 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x000000A5U), 5539 // .. .. reg_phy_wr_dqs_slave_ratio = 0x99 5540 // .. .. ==> 0XF800615C[9:0] = 0x00000099U 5541 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000099U 5542 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5543 // .. .. ==> 0XF800615C[10:10] = 0x00000000U 5544 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5545 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5546 // .. .. ==> 0XF800615C[19:11] = 0x00000000U 5547 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5548 // .. .. 5549 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000099U), 5550 // .. .. reg_phy_wr_dqs_slave_ratio = 0xaa 5551 // .. .. ==> 0XF8006160[9:0] = 0x000000AAU 5552 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000AAU 5553 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5554 // .. .. ==> 0XF8006160[10:10] = 0x00000000U 5555 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5556 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5557 // .. .. ==> 0XF8006160[19:11] = 0x00000000U 5558 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5559 // .. .. 5560 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000AAU), 5561 // .. .. reg_phy_fifo_we_slave_ratio = 0x143 5562 // .. .. ==> 0XF8006168[10:0] = 0x00000143U 5563 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000143U 5564 // .. .. reg_phy_fifo_we_in_force = 0x0 5565 // .. .. ==> 0XF8006168[11:11] = 0x00000000U 5566 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5567 // .. .. reg_phy_fifo_we_in_delay = 0x0 5568 // .. .. ==> 0XF8006168[20:12] = 0x00000000U 5569 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5570 // .. .. 5571 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000143U), 5572 // .. .. reg_phy_fifo_we_slave_ratio = 0x162 5573 // .. .. ==> 0XF800616C[10:0] = 0x00000162U 5574 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000162U 5575 // .. .. reg_phy_fifo_we_in_force = 0x0 5576 // .. .. ==> 0XF800616C[11:11] = 0x00000000U 5577 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5578 // .. .. reg_phy_fifo_we_in_delay = 0x0 5579 // .. .. ==> 0XF800616C[20:12] = 0x00000000U 5580 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5581 // .. .. 5582 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000162U), 5583 // .. .. reg_phy_fifo_we_slave_ratio = 0x148 5584 // .. .. ==> 0XF8006170[10:0] = 0x00000148U 5585 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000148U 5586 // .. .. reg_phy_fifo_we_in_force = 0x0 5587 // .. .. ==> 0XF8006170[11:11] = 0x00000000U 5588 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5589 // .. .. reg_phy_fifo_we_in_delay = 0x0 5590 // .. .. ==> 0XF8006170[20:12] = 0x00000000U 5591 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5592 // .. .. 5593 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000148U), 5594 // .. .. reg_phy_fifo_we_slave_ratio = 0x15e 5595 // .. .. ==> 0XF8006174[10:0] = 0x0000015EU 5596 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000015EU 5597 // .. .. reg_phy_fifo_we_in_force = 0x0 5598 // .. .. ==> 0XF8006174[11:11] = 0x00000000U 5599 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5600 // .. .. reg_phy_fifo_we_in_delay = 0x0 5601 // .. .. ==> 0XF8006174[20:12] = 0x00000000U 5602 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5603 // .. .. 5604 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x0000015EU), 5605 // .. .. reg_phy_wr_data_slave_ratio = 0xde 5606 // .. .. ==> 0XF800617C[9:0] = 0x000000DEU 5607 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DEU 5608 // .. .. reg_phy_wr_data_slave_force = 0x0 5609 // .. .. ==> 0XF800617C[10:10] = 0x00000000U 5610 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5611 // .. .. reg_phy_wr_data_slave_delay = 0x0 5612 // .. .. ==> 0XF800617C[19:11] = 0x00000000U 5613 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5614 // .. .. 5615 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DEU), 5616 // .. .. reg_phy_wr_data_slave_ratio = 0xe5 5617 // .. .. ==> 0XF8006180[9:0] = 0x000000E5U 5618 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000E5U 5619 // .. .. reg_phy_wr_data_slave_force = 0x0 5620 // .. .. ==> 0XF8006180[10:10] = 0x00000000U 5621 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5622 // .. .. reg_phy_wr_data_slave_delay = 0x0 5623 // .. .. ==> 0XF8006180[19:11] = 0x00000000U 5624 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5625 // .. .. 5626 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000E5U), 5627 // .. .. reg_phy_wr_data_slave_ratio = 0xd9 5628 // .. .. ==> 0XF8006184[9:0] = 0x000000D9U 5629 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000D9U 5630 // .. .. reg_phy_wr_data_slave_force = 0x0 5631 // .. .. ==> 0XF8006184[10:10] = 0x00000000U 5632 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5633 // .. .. reg_phy_wr_data_slave_delay = 0x0 5634 // .. .. ==> 0XF8006184[19:11] = 0x00000000U 5635 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5636 // .. .. 5637 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000D9U), 5638 // .. .. reg_phy_wr_data_slave_ratio = 0xea 5639 // .. .. ==> 0XF8006188[9:0] = 0x000000EAU 5640 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000EAU 5641 // .. .. reg_phy_wr_data_slave_force = 0x0 5642 // .. .. ==> 0XF8006188[10:10] = 0x00000000U 5643 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5644 // .. .. reg_phy_wr_data_slave_delay = 0x0 5645 // .. .. ==> 0XF8006188[19:11] = 0x00000000U 5646 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5647 // .. .. 5648 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000EAU), 5649 // .. .. reg_phy_loopback = 0x0 5650 // .. .. ==> 0XF8006190[0:0] = 0x00000000U 5651 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5652 // .. .. reg_phy_bl2 = 0x0 5653 // .. .. ==> 0XF8006190[1:1] = 0x00000000U 5654 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5655 // .. .. reg_phy_at_spd_atpg = 0x0 5656 // .. .. ==> 0XF8006190[2:2] = 0x00000000U 5657 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5658 // .. .. reg_phy_bist_enable = 0x0 5659 // .. .. ==> 0XF8006190[3:3] = 0x00000000U 5660 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5661 // .. .. reg_phy_bist_force_err = 0x0 5662 // .. .. ==> 0XF8006190[4:4] = 0x00000000U 5663 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5664 // .. .. reg_phy_bist_mode = 0x0 5665 // .. .. ==> 0XF8006190[6:5] = 0x00000000U 5666 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U 5667 // .. .. reg_phy_invert_clkout = 0x1 5668 // .. .. ==> 0XF8006190[7:7] = 0x00000001U 5669 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U 5670 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0 5671 // .. .. ==> 0XF8006190[8:8] = 0x00000000U 5672 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 5673 // .. .. reg_phy_sel_logic = 0x0 5674 // .. .. ==> 0XF8006190[9:9] = 0x00000000U 5675 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 5676 // .. .. reg_phy_ctrl_slave_ratio = 0x100 5677 // .. .. ==> 0XF8006190[19:10] = 0x00000100U 5678 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U 5679 // .. .. reg_phy_ctrl_slave_force = 0x0 5680 // .. .. ==> 0XF8006190[20:20] = 0x00000000U 5681 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 5682 // .. .. reg_phy_ctrl_slave_delay = 0x0 5683 // .. .. ==> 0XF8006190[27:21] = 0x00000000U 5684 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U 5685 // .. .. reg_phy_use_rank0_delays = 0x1 5686 // .. .. ==> 0XF8006190[28:28] = 0x00000001U 5687 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 5688 // .. .. reg_phy_lpddr = 0x0 5689 // .. .. ==> 0XF8006190[29:29] = 0x00000000U 5690 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U 5691 // .. .. reg_phy_cmd_latency = 0x0 5692 // .. .. ==> 0XF8006190[30:30] = 0x00000000U 5693 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 5694 // .. .. reg_phy_int_lpbk = 0x0 5695 // .. .. ==> 0XF8006190[31:31] = 0x00000000U 5696 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 5697 // .. .. 5698 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U), 5699 // .. .. reg_phy_wr_rl_delay = 0x2 5700 // .. .. ==> 0XF8006194[4:0] = 0x00000002U 5701 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U 5702 // .. .. reg_phy_rd_rl_delay = 0x4 5703 // .. .. ==> 0XF8006194[9:5] = 0x00000004U 5704 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U 5705 // .. .. reg_phy_dll_lock_diff = 0xf 5706 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU 5707 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U 5708 // .. .. reg_phy_use_wr_level = 0x1 5709 // .. .. ==> 0XF8006194[14:14] = 0x00000001U 5710 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 5711 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1 5712 // .. .. ==> 0XF8006194[15:15] = 0x00000001U 5713 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U 5714 // .. .. reg_phy_use_rd_data_eye_level = 0x1 5715 // .. .. ==> 0XF8006194[16:16] = 0x00000001U 5716 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 5717 // .. .. reg_phy_dis_calib_rst = 0x0 5718 // .. .. ==> 0XF8006194[17:17] = 0x00000000U 5719 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5720 // .. .. reg_phy_ctrl_slave_delay = 0x0 5721 // .. .. ==> 0XF8006194[19:18] = 0x00000000U 5722 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U 5723 // .. .. 5724 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U), 5725 // .. .. reg_arb_page_addr_mask = 0x0 5726 // .. .. ==> 0XF8006204[31:0] = 0x00000000U 5727 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 5728 // .. .. 5729 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U), 5730 // .. .. reg_arb_pri_wr_portn = 0x3ff 5731 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU 5732 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5733 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5734 // .. .. ==> 0XF8006208[16:16] = 0x00000000U 5735 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5736 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5737 // .. .. ==> 0XF8006208[17:17] = 0x00000000U 5738 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5739 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5740 // .. .. ==> 0XF8006208[18:18] = 0x00000000U 5741 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5742 // .. .. reg_arb_dis_rmw_portn = 0x1 5743 // .. .. ==> 0XF8006208[19:19] = 0x00000001U 5744 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5745 // .. .. 5746 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU), 5747 // .. .. reg_arb_pri_wr_portn = 0x3ff 5748 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU 5749 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5750 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5751 // .. .. ==> 0XF800620C[16:16] = 0x00000000U 5752 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5753 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5754 // .. .. ==> 0XF800620C[17:17] = 0x00000000U 5755 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5756 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5757 // .. .. ==> 0XF800620C[18:18] = 0x00000000U 5758 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5759 // .. .. reg_arb_dis_rmw_portn = 0x1 5760 // .. .. ==> 0XF800620C[19:19] = 0x00000001U 5761 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5762 // .. .. 5763 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU), 5764 // .. .. reg_arb_pri_wr_portn = 0x3ff 5765 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU 5766 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5767 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5768 // .. .. ==> 0XF8006210[16:16] = 0x00000000U 5769 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5770 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5771 // .. .. ==> 0XF8006210[17:17] = 0x00000000U 5772 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5773 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5774 // .. .. ==> 0XF8006210[18:18] = 0x00000000U 5775 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5776 // .. .. reg_arb_dis_rmw_portn = 0x1 5777 // .. .. ==> 0XF8006210[19:19] = 0x00000001U 5778 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5779 // .. .. 5780 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU), 5781 // .. .. reg_arb_pri_wr_portn = 0x3ff 5782 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU 5783 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5784 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5785 // .. .. ==> 0XF8006214[16:16] = 0x00000000U 5786 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5787 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5788 // .. .. ==> 0XF8006214[17:17] = 0x00000000U 5789 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5790 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5791 // .. .. ==> 0XF8006214[18:18] = 0x00000000U 5792 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5793 // .. .. reg_arb_dis_rmw_portn = 0x1 5794 // .. .. ==> 0XF8006214[19:19] = 0x00000001U 5795 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5796 // .. .. 5797 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU), 5798 // .. .. reg_arb_pri_rd_portn = 0x3ff 5799 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU 5800 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5801 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5802 // .. .. ==> 0XF8006218[16:16] = 0x00000000U 5803 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5804 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5805 // .. .. ==> 0XF8006218[17:17] = 0x00000000U 5806 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5807 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5808 // .. .. ==> 0XF8006218[18:18] = 0x00000000U 5809 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5810 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5811 // .. .. ==> 0XF8006218[19:19] = 0x00000000U 5812 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5813 // .. .. 5814 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU), 5815 // .. .. reg_arb_pri_rd_portn = 0x3ff 5816 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU 5817 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5818 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5819 // .. .. ==> 0XF800621C[16:16] = 0x00000000U 5820 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5821 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5822 // .. .. ==> 0XF800621C[17:17] = 0x00000000U 5823 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5824 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5825 // .. .. ==> 0XF800621C[18:18] = 0x00000000U 5826 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5827 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5828 // .. .. ==> 0XF800621C[19:19] = 0x00000000U 5829 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5830 // .. .. 5831 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU), 5832 // .. .. reg_arb_pri_rd_portn = 0x3ff 5833 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU 5834 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5835 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5836 // .. .. ==> 0XF8006220[16:16] = 0x00000000U 5837 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5838 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5839 // .. .. ==> 0XF8006220[17:17] = 0x00000000U 5840 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5841 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5842 // .. .. ==> 0XF8006220[18:18] = 0x00000000U 5843 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5844 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5845 // .. .. ==> 0XF8006220[19:19] = 0x00000000U 5846 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5847 // .. .. 5848 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU), 5849 // .. .. reg_arb_pri_rd_portn = 0x3ff 5850 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU 5851 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5852 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5853 // .. .. ==> 0XF8006224[16:16] = 0x00000000U 5854 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5855 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5856 // .. .. ==> 0XF8006224[17:17] = 0x00000000U 5857 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5858 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5859 // .. .. ==> 0XF8006224[18:18] = 0x00000000U 5860 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5861 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5862 // .. .. ==> 0XF8006224[19:19] = 0x00000000U 5863 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5864 // .. .. 5865 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU), 5866 // .. .. reg_ddrc_lpddr2 = 0x0 5867 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U 5868 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5869 // .. .. reg_ddrc_per_bank_refresh = 0x0 5870 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U 5871 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5872 // .. .. reg_ddrc_derate_enable = 0x0 5873 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U 5874 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5875 // .. .. reg_ddrc_mr4_margin = 0x0 5876 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U 5877 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U 5878 // .. .. 5879 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U), 5880 // .. .. reg_ddrc_mr4_read_interval = 0x0 5881 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U 5882 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 5883 // .. .. 5884 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U), 5885 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5 5886 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U 5887 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 5888 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12 5889 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U 5890 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U 5891 // .. .. reg_ddrc_t_mrw = 0x5 5892 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U 5893 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U 5894 // .. .. 5895 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U), 5896 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8 5897 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U 5898 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U 5899 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12 5900 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U 5901 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U 5902 // .. .. 5903 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U), 5904 // .. .. START: POLL ON DCI STATUS 5905 // .. .. DONE = 1 5906 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U 5907 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U 5908 // .. .. 5909 EMIT_MASKPOLL(0XF8000B74, 0x00002000U), 5910 // .. .. FINISH: POLL ON DCI STATUS 5911 // .. .. START: UNLOCK DDR 5912 // .. .. reg_ddrc_soft_rstb = 0x1 5913 // .. .. ==> 0XF8006000[0:0] = 0x00000001U 5914 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5915 // .. .. reg_ddrc_powerdown_en = 0x0 5916 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 5917 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5918 // .. .. reg_ddrc_data_bus_width = 0x0 5919 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 5920 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 5921 // .. .. reg_ddrc_burst8_refresh = 0x0 5922 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 5923 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 5924 // .. .. reg_ddrc_rdwr_idle_gap = 1 5925 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 5926 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 5927 // .. .. reg_ddrc_dis_rd_bypass = 0x0 5928 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 5929 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 5930 // .. .. reg_ddrc_dis_act_bypass = 0x0 5931 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 5932 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 5933 // .. .. reg_ddrc_dis_auto_refresh = 0x0 5934 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 5935 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5936 // .. .. 5937 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U), 5938 // .. .. FINISH: UNLOCK DDR 5939 // .. .. START: CHECK DDR STATUS 5940 // .. .. ddrc_reg_operating_mode = 1 5941 // .. .. ==> 0XF8006054[2:0] = 0x00000001U 5942 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U 5943 // .. .. 5944 EMIT_MASKPOLL(0XF8006054, 0x00000007U), 5945 // .. .. FINISH: CHECK DDR STATUS 5946 // .. FINISH: DDR INITIALIZATION 5947 // FINISH: top 5948 // 5949 EMIT_EXIT(), 5950 5951 // 5952 }; 5953 5954 unsigned long ps7_mio_init_data_2_0[] = { 5955 // START: top 5956 // .. START: SLCR SETTINGS 5957 // .. UNLOCK_KEY = 0XDF0D 5958 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 5959 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 5960 // .. 5961 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 5962 // .. FINISH: SLCR SETTINGS 5963 // .. START: OCM REMAPPING 5964 // .. VREF_EN = 0x1 5965 // .. ==> 0XF8000B00[0:0] = 0x00000001U 5966 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 5967 // .. VREF_PULLUP_EN = 0x0 5968 // .. ==> 0XF8000B00[1:1] = 0x00000000U 5969 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 5970 // .. CLK_PULLUP_EN = 0x0 5971 // .. ==> 0XF8000B00[8:8] = 0x00000000U 5972 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5973 // .. SRSTN_PULLUP_EN = 0x0 5974 // .. ==> 0XF8000B00[9:9] = 0x00000000U 5975 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 5976 // .. 5977 EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U), 5978 // .. FINISH: OCM REMAPPING 5979 // .. START: DDRIOB SETTINGS 5980 // .. INP_POWER = 0x0 5981 // .. ==> 0XF8000B40[0:0] = 0x00000000U 5982 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5983 // .. INP_TYPE = 0x0 5984 // .. ==> 0XF8000B40[2:1] = 0x00000000U 5985 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 5986 // .. DCI_UPDATE = 0x0 5987 // .. ==> 0XF8000B40[3:3] = 0x00000000U 5988 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5989 // .. TERM_EN = 0x0 5990 // .. ==> 0XF8000B40[4:4] = 0x00000000U 5991 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 5992 // .. DCR_TYPE = 0x0 5993 // .. ==> 0XF8000B40[6:5] = 0x00000000U 5994 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 5995 // .. IBUF_DISABLE_MODE = 0x0 5996 // .. ==> 0XF8000B40[7:7] = 0x00000000U 5997 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5998 // .. TERM_DISABLE_MODE = 0x0 5999 // .. ==> 0XF8000B40[8:8] = 0x00000000U 6000 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6001 // .. OUTPUT_EN = 0x3 6002 // .. ==> 0XF8000B40[10:9] = 0x00000003U 6003 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6004 // .. PULLUP_EN = 0x0 6005 // .. ==> 0XF8000B40[11:11] = 0x00000000U 6006 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6007 // .. 6008 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U), 6009 // .. INP_POWER = 0x0 6010 // .. ==> 0XF8000B44[0:0] = 0x00000000U 6011 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6012 // .. INP_TYPE = 0x0 6013 // .. ==> 0XF8000B44[2:1] = 0x00000000U 6014 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 6015 // .. DCI_UPDATE = 0x0 6016 // .. ==> 0XF8000B44[3:3] = 0x00000000U 6017 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6018 // .. TERM_EN = 0x0 6019 // .. ==> 0XF8000B44[4:4] = 0x00000000U 6020 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 6021 // .. DCR_TYPE = 0x0 6022 // .. ==> 0XF8000B44[6:5] = 0x00000000U 6023 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 6024 // .. IBUF_DISABLE_MODE = 0x0 6025 // .. ==> 0XF8000B44[7:7] = 0x00000000U 6026 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6027 // .. TERM_DISABLE_MODE = 0x0 6028 // .. ==> 0XF8000B44[8:8] = 0x00000000U 6029 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6030 // .. OUTPUT_EN = 0x3 6031 // .. ==> 0XF8000B44[10:9] = 0x00000003U 6032 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6033 // .. PULLUP_EN = 0x0 6034 // .. ==> 0XF8000B44[11:11] = 0x00000000U 6035 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6036 // .. 6037 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U), 6038 // .. INP_POWER = 0x0 6039 // .. ==> 0XF8000B48[0:0] = 0x00000000U 6040 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6041 // .. INP_TYPE = 0x1 6042 // .. ==> 0XF8000B48[2:1] = 0x00000001U 6043 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 6044 // .. DCI_UPDATE = 0x0 6045 // .. ==> 0XF8000B48[3:3] = 0x00000000U 6046 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6047 // .. TERM_EN = 0x1 6048 // .. ==> 0XF8000B48[4:4] = 0x00000001U 6049 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 6050 // .. DCR_TYPE = 0x3 6051 // .. ==> 0XF8000B48[6:5] = 0x00000003U 6052 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 6053 // .. IBUF_DISABLE_MODE = 0 6054 // .. ==> 0XF8000B48[7:7] = 0x00000000U 6055 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6056 // .. TERM_DISABLE_MODE = 0 6057 // .. ==> 0XF8000B48[8:8] = 0x00000000U 6058 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6059 // .. OUTPUT_EN = 0x3 6060 // .. ==> 0XF8000B48[10:9] = 0x00000003U 6061 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6062 // .. PULLUP_EN = 0x0 6063 // .. ==> 0XF8000B48[11:11] = 0x00000000U 6064 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6065 // .. 6066 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U), 6067 // .. INP_POWER = 0x0 6068 // .. ==> 0XF8000B4C[0:0] = 0x00000000U 6069 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6070 // .. INP_TYPE = 0x1 6071 // .. ==> 0XF8000B4C[2:1] = 0x00000001U 6072 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 6073 // .. DCI_UPDATE = 0x0 6074 // .. ==> 0XF8000B4C[3:3] = 0x00000000U 6075 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6076 // .. TERM_EN = 0x1 6077 // .. ==> 0XF8000B4C[4:4] = 0x00000001U 6078 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 6079 // .. DCR_TYPE = 0x3 6080 // .. ==> 0XF8000B4C[6:5] = 0x00000003U 6081 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 6082 // .. IBUF_DISABLE_MODE = 0 6083 // .. ==> 0XF8000B4C[7:7] = 0x00000000U 6084 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6085 // .. TERM_DISABLE_MODE = 0 6086 // .. ==> 0XF8000B4C[8:8] = 0x00000000U 6087 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6088 // .. OUTPUT_EN = 0x3 6089 // .. ==> 0XF8000B4C[10:9] = 0x00000003U 6090 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6091 // .. PULLUP_EN = 0x0 6092 // .. ==> 0XF8000B4C[11:11] = 0x00000000U 6093 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6094 // .. 6095 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U), 6096 // .. INP_POWER = 0x0 6097 // .. ==> 0XF8000B50[0:0] = 0x00000000U 6098 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6099 // .. INP_TYPE = 0x2 6100 // .. ==> 0XF8000B50[2:1] = 0x00000002U 6101 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 6102 // .. DCI_UPDATE = 0x0 6103 // .. ==> 0XF8000B50[3:3] = 0x00000000U 6104 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6105 // .. TERM_EN = 0x1 6106 // .. ==> 0XF8000B50[4:4] = 0x00000001U 6107 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 6108 // .. DCR_TYPE = 0x3 6109 // .. ==> 0XF8000B50[6:5] = 0x00000003U 6110 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 6111 // .. IBUF_DISABLE_MODE = 0 6112 // .. ==> 0XF8000B50[7:7] = 0x00000000U 6113 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6114 // .. TERM_DISABLE_MODE = 0 6115 // .. ==> 0XF8000B50[8:8] = 0x00000000U 6116 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6117 // .. OUTPUT_EN = 0x3 6118 // .. ==> 0XF8000B50[10:9] = 0x00000003U 6119 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6120 // .. PULLUP_EN = 0x0 6121 // .. ==> 0XF8000B50[11:11] = 0x00000000U 6122 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6123 // .. 6124 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U), 6125 // .. INP_POWER = 0x0 6126 // .. ==> 0XF8000B54[0:0] = 0x00000000U 6127 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6128 // .. INP_TYPE = 0x2 6129 // .. ==> 0XF8000B54[2:1] = 0x00000002U 6130 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 6131 // .. DCI_UPDATE = 0x0 6132 // .. ==> 0XF8000B54[3:3] = 0x00000000U 6133 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6134 // .. TERM_EN = 0x1 6135 // .. ==> 0XF8000B54[4:4] = 0x00000001U 6136 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 6137 // .. DCR_TYPE = 0x3 6138 // .. ==> 0XF8000B54[6:5] = 0x00000003U 6139 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 6140 // .. IBUF_DISABLE_MODE = 0 6141 // .. ==> 0XF8000B54[7:7] = 0x00000000U 6142 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6143 // .. TERM_DISABLE_MODE = 0 6144 // .. ==> 0XF8000B54[8:8] = 0x00000000U 6145 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6146 // .. OUTPUT_EN = 0x3 6147 // .. ==> 0XF8000B54[10:9] = 0x00000003U 6148 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6149 // .. PULLUP_EN = 0x0 6150 // .. ==> 0XF8000B54[11:11] = 0x00000000U 6151 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6152 // .. 6153 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U), 6154 // .. INP_POWER = 0x0 6155 // .. ==> 0XF8000B58[0:0] = 0x00000000U 6156 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6157 // .. INP_TYPE = 0x0 6158 // .. ==> 0XF8000B58[2:1] = 0x00000000U 6159 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 6160 // .. DCI_UPDATE = 0x0 6161 // .. ==> 0XF8000B58[3:3] = 0x00000000U 6162 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6163 // .. TERM_EN = 0x0 6164 // .. ==> 0XF8000B58[4:4] = 0x00000000U 6165 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 6166 // .. DCR_TYPE = 0x0 6167 // .. ==> 0XF8000B58[6:5] = 0x00000000U 6168 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 6169 // .. IBUF_DISABLE_MODE = 0x0 6170 // .. ==> 0XF8000B58[7:7] = 0x00000000U 6171 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6172 // .. TERM_DISABLE_MODE = 0x0 6173 // .. ==> 0XF8000B58[8:8] = 0x00000000U 6174 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6175 // .. OUTPUT_EN = 0x3 6176 // .. ==> 0XF8000B58[10:9] = 0x00000003U 6177 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6178 // .. PULLUP_EN = 0x0 6179 // .. ==> 0XF8000B58[11:11] = 0x00000000U 6180 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6181 // .. 6182 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U), 6183 // .. DRIVE_P = 0x1c 6184 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU 6185 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6186 // .. DRIVE_N = 0xc 6187 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU 6188 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6189 // .. SLEW_P = 0x3 6190 // .. ==> 0XF8000B5C[18:14] = 0x00000003U 6191 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U 6192 // .. SLEW_N = 0x3 6193 // .. ==> 0XF8000B5C[23:19] = 0x00000003U 6194 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U 6195 // .. GTL = 0x0 6196 // .. ==> 0XF8000B5C[26:24] = 0x00000000U 6197 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6198 // .. RTERM = 0x0 6199 // .. ==> 0XF8000B5C[31:27] = 0x00000000U 6200 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6201 // .. 6202 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU), 6203 // .. DRIVE_P = 0x1c 6204 // .. ==> 0XF8000B60[6:0] = 0x0000001CU 6205 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6206 // .. DRIVE_N = 0xc 6207 // .. ==> 0XF8000B60[13:7] = 0x0000000CU 6208 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6209 // .. SLEW_P = 0x6 6210 // .. ==> 0XF8000B60[18:14] = 0x00000006U 6211 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 6212 // .. SLEW_N = 0x1f 6213 // .. ==> 0XF8000B60[23:19] = 0x0000001FU 6214 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 6215 // .. GTL = 0x0 6216 // .. ==> 0XF8000B60[26:24] = 0x00000000U 6217 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6218 // .. RTERM = 0x0 6219 // .. ==> 0XF8000B60[31:27] = 0x00000000U 6220 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6221 // .. 6222 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU), 6223 // .. DRIVE_P = 0x1c 6224 // .. ==> 0XF8000B64[6:0] = 0x0000001CU 6225 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6226 // .. DRIVE_N = 0xc 6227 // .. ==> 0XF8000B64[13:7] = 0x0000000CU 6228 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6229 // .. SLEW_P = 0x6 6230 // .. ==> 0XF8000B64[18:14] = 0x00000006U 6231 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 6232 // .. SLEW_N = 0x1f 6233 // .. ==> 0XF8000B64[23:19] = 0x0000001FU 6234 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 6235 // .. GTL = 0x0 6236 // .. ==> 0XF8000B64[26:24] = 0x00000000U 6237 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6238 // .. RTERM = 0x0 6239 // .. ==> 0XF8000B64[31:27] = 0x00000000U 6240 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6241 // .. 6242 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU), 6243 // .. DRIVE_P = 0x1c 6244 // .. ==> 0XF8000B68[6:0] = 0x0000001CU 6245 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6246 // .. DRIVE_N = 0xc 6247 // .. ==> 0XF8000B68[13:7] = 0x0000000CU 6248 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6249 // .. SLEW_P = 0x6 6250 // .. ==> 0XF8000B68[18:14] = 0x00000006U 6251 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 6252 // .. SLEW_N = 0x1f 6253 // .. ==> 0XF8000B68[23:19] = 0x0000001FU 6254 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 6255 // .. GTL = 0x0 6256 // .. ==> 0XF8000B68[26:24] = 0x00000000U 6257 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6258 // .. RTERM = 0x0 6259 // .. ==> 0XF8000B68[31:27] = 0x00000000U 6260 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6261 // .. 6262 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU), 6263 // .. VREF_INT_EN = 0x1 6264 // .. ==> 0XF8000B6C[0:0] = 0x00000001U 6265 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6266 // .. VREF_SEL = 0x4 6267 // .. ==> 0XF8000B6C[4:1] = 0x00000004U 6268 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U 6269 // .. VREF_EXT_EN = 0x0 6270 // .. ==> 0XF8000B6C[6:5] = 0x00000000U 6271 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 6272 // .. VREF_PULLUP_EN = 0x0 6273 // .. ==> 0XF8000B6C[8:7] = 0x00000000U 6274 // .. ==> MASK : 0x00000180U VAL : 0x00000000U 6275 // .. REFIO_EN = 0x1 6276 // .. ==> 0XF8000B6C[9:9] = 0x00000001U 6277 // .. ==> MASK : 0x00000200U VAL : 0x00000200U 6278 // .. REFIO_TEST = 0x3 6279 // .. ==> 0XF8000B6C[11:10] = 0x00000003U 6280 // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U 6281 // .. REFIO_PULLUP_EN = 0x0 6282 // .. ==> 0XF8000B6C[12:12] = 0x00000000U 6283 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6284 // .. DRST_B_PULLUP_EN = 0x0 6285 // .. ==> 0XF8000B6C[13:13] = 0x00000000U 6286 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6287 // .. CKE_PULLUP_EN = 0x0 6288 // .. ==> 0XF8000B6C[14:14] = 0x00000000U 6289 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 6290 // .. 6291 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U), 6292 // .. .. START: ASSERT RESET 6293 // .. .. RESET = 1 6294 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 6295 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 6296 // .. .. VRN_OUT = 0x1 6297 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 6298 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 6299 // .. .. 6300 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U), 6301 // .. .. FINISH: ASSERT RESET 6302 // .. .. START: DEASSERT RESET 6303 // .. .. RESET = 0 6304 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U 6305 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 6306 // .. .. VRN_OUT = 0x1 6307 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 6308 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 6309 // .. .. 6310 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U), 6311 // .. .. FINISH: DEASSERT RESET 6312 // .. .. RESET = 0x1 6313 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 6314 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 6315 // .. .. ENABLE = 0x1 6316 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U 6317 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 6318 // .. .. VRP_TRI = 0x0 6319 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U 6320 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 6321 // .. .. VRN_TRI = 0x0 6322 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U 6323 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 6324 // .. .. VRP_OUT = 0x0 6325 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U 6326 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 6327 // .. .. VRN_OUT = 0x1 6328 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 6329 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 6330 // .. .. NREF_OPT1 = 0x0 6331 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U 6332 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U 6333 // .. .. NREF_OPT2 = 0x0 6334 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U 6335 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U 6336 // .. .. NREF_OPT4 = 0x1 6337 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U 6338 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U 6339 // .. .. PREF_OPT1 = 0x0 6340 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U 6341 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U 6342 // .. .. PREF_OPT2 = 0x0 6343 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U 6344 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U 6345 // .. .. UPDATE_CONTROL = 0x0 6346 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U 6347 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 6348 // .. .. INIT_COMPLETE = 0x0 6349 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U 6350 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 6351 // .. .. TST_CLK = 0x0 6352 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U 6353 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 6354 // .. .. TST_HLN = 0x0 6355 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U 6356 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 6357 // .. .. TST_HLP = 0x0 6358 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U 6359 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 6360 // .. .. TST_RST = 0x0 6361 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U 6362 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 6363 // .. .. INT_DCI_EN = 0x0 6364 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U 6365 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 6366 // .. .. 6367 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U), 6368 // .. FINISH: DDRIOB SETTINGS 6369 // .. START: MIO PROGRAMMING 6370 // .. TRI_ENABLE = 0 6371 // .. ==> 0XF8000700[0:0] = 0x00000000U 6372 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6373 // .. L0_SEL = 1 6374 // .. ==> 0XF8000700[1:1] = 0x00000001U 6375 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6376 // .. L1_SEL = 0 6377 // .. ==> 0XF8000700[2:2] = 0x00000000U 6378 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6379 // .. L2_SEL = 0 6380 // .. ==> 0XF8000700[4:3] = 0x00000000U 6381 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6382 // .. L3_SEL = 0 6383 // .. ==> 0XF8000700[7:5] = 0x00000000U 6384 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6385 // .. Speed = 0 6386 // .. ==> 0XF8000700[8:8] = 0x00000000U 6387 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6388 // .. IO_Type = 1 6389 // .. ==> 0XF8000700[11:9] = 0x00000001U 6390 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6391 // .. PULLUP = 1 6392 // .. ==> 0XF8000700[12:12] = 0x00000001U 6393 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6394 // .. DisableRcvr = 0 6395 // .. ==> 0XF8000700[13:13] = 0x00000000U 6396 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6397 // .. 6398 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00001202U), 6399 // .. TRI_ENABLE = 0 6400 // .. ==> 0XF8000704[0:0] = 0x00000000U 6401 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6402 // .. L0_SEL = 1 6403 // .. ==> 0XF8000704[1:1] = 0x00000001U 6404 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6405 // .. L1_SEL = 0 6406 // .. ==> 0XF8000704[2:2] = 0x00000000U 6407 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6408 // .. L2_SEL = 0 6409 // .. ==> 0XF8000704[4:3] = 0x00000000U 6410 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6411 // .. L3_SEL = 0 6412 // .. ==> 0XF8000704[7:5] = 0x00000000U 6413 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6414 // .. Speed = 0 6415 // .. ==> 0XF8000704[8:8] = 0x00000000U 6416 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6417 // .. IO_Type = 1 6418 // .. ==> 0XF8000704[11:9] = 0x00000001U 6419 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6420 // .. PULLUP = 1 6421 // .. ==> 0XF8000704[12:12] = 0x00000001U 6422 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6423 // .. DisableRcvr = 0 6424 // .. ==> 0XF8000704[13:13] = 0x00000000U 6425 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6426 // .. 6427 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U), 6428 // .. TRI_ENABLE = 0 6429 // .. ==> 0XF8000708[0:0] = 0x00000000U 6430 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6431 // .. L0_SEL = 1 6432 // .. ==> 0XF8000708[1:1] = 0x00000001U 6433 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6434 // .. L1_SEL = 0 6435 // .. ==> 0XF8000708[2:2] = 0x00000000U 6436 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6437 // .. L2_SEL = 0 6438 // .. ==> 0XF8000708[4:3] = 0x00000000U 6439 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6440 // .. L3_SEL = 0 6441 // .. ==> 0XF8000708[7:5] = 0x00000000U 6442 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6443 // .. Speed = 0 6444 // .. ==> 0XF8000708[8:8] = 0x00000000U 6445 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6446 // .. IO_Type = 1 6447 // .. ==> 0XF8000708[11:9] = 0x00000001U 6448 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6449 // .. PULLUP = 0 6450 // .. ==> 0XF8000708[12:12] = 0x00000000U 6451 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6452 // .. DisableRcvr = 0 6453 // .. ==> 0XF8000708[13:13] = 0x00000000U 6454 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6455 // .. 6456 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U), 6457 // .. TRI_ENABLE = 0 6458 // .. ==> 0XF800070C[0:0] = 0x00000000U 6459 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6460 // .. L0_SEL = 1 6461 // .. ==> 0XF800070C[1:1] = 0x00000001U 6462 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6463 // .. L1_SEL = 0 6464 // .. ==> 0XF800070C[2:2] = 0x00000000U 6465 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6466 // .. L2_SEL = 0 6467 // .. ==> 0XF800070C[4:3] = 0x00000000U 6468 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6469 // .. L3_SEL = 0 6470 // .. ==> 0XF800070C[7:5] = 0x00000000U 6471 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6472 // .. Speed = 0 6473 // .. ==> 0XF800070C[8:8] = 0x00000000U 6474 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6475 // .. IO_Type = 1 6476 // .. ==> 0XF800070C[11:9] = 0x00000001U 6477 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6478 // .. PULLUP = 0 6479 // .. ==> 0XF800070C[12:12] = 0x00000000U 6480 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6481 // .. DisableRcvr = 0 6482 // .. ==> 0XF800070C[13:13] = 0x00000000U 6483 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6484 // .. 6485 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U), 6486 // .. TRI_ENABLE = 0 6487 // .. ==> 0XF8000710[0:0] = 0x00000000U 6488 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6489 // .. L0_SEL = 1 6490 // .. ==> 0XF8000710[1:1] = 0x00000001U 6491 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6492 // .. L1_SEL = 0 6493 // .. ==> 0XF8000710[2:2] = 0x00000000U 6494 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6495 // .. L2_SEL = 0 6496 // .. ==> 0XF8000710[4:3] = 0x00000000U 6497 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6498 // .. L3_SEL = 0 6499 // .. ==> 0XF8000710[7:5] = 0x00000000U 6500 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6501 // .. Speed = 0 6502 // .. ==> 0XF8000710[8:8] = 0x00000000U 6503 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6504 // .. IO_Type = 1 6505 // .. ==> 0XF8000710[11:9] = 0x00000001U 6506 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6507 // .. PULLUP = 0 6508 // .. ==> 0XF8000710[12:12] = 0x00000000U 6509 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6510 // .. DisableRcvr = 0 6511 // .. ==> 0XF8000710[13:13] = 0x00000000U 6512 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6513 // .. 6514 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U), 6515 // .. TRI_ENABLE = 0 6516 // .. ==> 0XF8000714[0:0] = 0x00000000U 6517 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6518 // .. L0_SEL = 1 6519 // .. ==> 0XF8000714[1:1] = 0x00000001U 6520 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6521 // .. L1_SEL = 0 6522 // .. ==> 0XF8000714[2:2] = 0x00000000U 6523 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6524 // .. L2_SEL = 0 6525 // .. ==> 0XF8000714[4:3] = 0x00000000U 6526 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6527 // .. L3_SEL = 0 6528 // .. ==> 0XF8000714[7:5] = 0x00000000U 6529 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6530 // .. Speed = 0 6531 // .. ==> 0XF8000714[8:8] = 0x00000000U 6532 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6533 // .. IO_Type = 1 6534 // .. ==> 0XF8000714[11:9] = 0x00000001U 6535 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6536 // .. PULLUP = 0 6537 // .. ==> 0XF8000714[12:12] = 0x00000000U 6538 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6539 // .. DisableRcvr = 0 6540 // .. ==> 0XF8000714[13:13] = 0x00000000U 6541 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6542 // .. 6543 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U), 6544 // .. TRI_ENABLE = 0 6545 // .. ==> 0XF8000718[0:0] = 0x00000000U 6546 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6547 // .. L0_SEL = 1 6548 // .. ==> 0XF8000718[1:1] = 0x00000001U 6549 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6550 // .. L1_SEL = 0 6551 // .. ==> 0XF8000718[2:2] = 0x00000000U 6552 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6553 // .. L2_SEL = 0 6554 // .. ==> 0XF8000718[4:3] = 0x00000000U 6555 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6556 // .. L3_SEL = 0 6557 // .. ==> 0XF8000718[7:5] = 0x00000000U 6558 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6559 // .. Speed = 0 6560 // .. ==> 0XF8000718[8:8] = 0x00000000U 6561 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6562 // .. IO_Type = 1 6563 // .. ==> 0XF8000718[11:9] = 0x00000001U 6564 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6565 // .. PULLUP = 0 6566 // .. ==> 0XF8000718[12:12] = 0x00000000U 6567 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6568 // .. DisableRcvr = 0 6569 // .. ==> 0XF8000718[13:13] = 0x00000000U 6570 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6571 // .. 6572 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U), 6573 // .. TRI_ENABLE = 0 6574 // .. ==> 0XF800071C[0:0] = 0x00000000U 6575 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6576 // .. L0_SEL = 0 6577 // .. ==> 0XF800071C[1:1] = 0x00000000U 6578 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6579 // .. L1_SEL = 0 6580 // .. ==> 0XF800071C[2:2] = 0x00000000U 6581 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6582 // .. L2_SEL = 0 6583 // .. ==> 0XF800071C[4:3] = 0x00000000U 6584 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6585 // .. L3_SEL = 0 6586 // .. ==> 0XF800071C[7:5] = 0x00000000U 6587 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6588 // .. Speed = 0 6589 // .. ==> 0XF800071C[8:8] = 0x00000000U 6590 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6591 // .. IO_Type = 1 6592 // .. ==> 0XF800071C[11:9] = 0x00000001U 6593 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6594 // .. PULLUP = 0 6595 // .. ==> 0XF800071C[12:12] = 0x00000000U 6596 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6597 // .. DisableRcvr = 0 6598 // .. ==> 0XF800071C[13:13] = 0x00000000U 6599 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6600 // .. 6601 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U), 6602 // .. TRI_ENABLE = 0 6603 // .. ==> 0XF8000720[0:0] = 0x00000000U 6604 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6605 // .. L0_SEL = 1 6606 // .. ==> 0XF8000720[1:1] = 0x00000001U 6607 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6608 // .. L1_SEL = 0 6609 // .. ==> 0XF8000720[2:2] = 0x00000000U 6610 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6611 // .. L2_SEL = 0 6612 // .. ==> 0XF8000720[4:3] = 0x00000000U 6613 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6614 // .. L3_SEL = 0 6615 // .. ==> 0XF8000720[7:5] = 0x00000000U 6616 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6617 // .. Speed = 0 6618 // .. ==> 0XF8000720[8:8] = 0x00000000U 6619 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6620 // .. IO_Type = 1 6621 // .. ==> 0XF8000720[11:9] = 0x00000001U 6622 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6623 // .. PULLUP = 0 6624 // .. ==> 0XF8000720[12:12] = 0x00000000U 6625 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6626 // .. DisableRcvr = 0 6627 // .. ==> 0XF8000720[13:13] = 0x00000000U 6628 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6629 // .. 6630 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U), 6631 // .. TRI_ENABLE = 0 6632 // .. ==> 0XF8000724[0:0] = 0x00000000U 6633 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6634 // .. L0_SEL = 1 6635 // .. ==> 0XF8000724[1:1] = 0x00000001U 6636 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6637 // .. L1_SEL = 0 6638 // .. ==> 0XF8000724[2:2] = 0x00000000U 6639 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6640 // .. L2_SEL = 0 6641 // .. ==> 0XF8000724[4:3] = 0x00000000U 6642 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6643 // .. L3_SEL = 0 6644 // .. ==> 0XF8000724[7:5] = 0x00000000U 6645 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6646 // .. Speed = 0 6647 // .. ==> 0XF8000724[8:8] = 0x00000000U 6648 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6649 // .. IO_Type = 1 6650 // .. ==> 0XF8000724[11:9] = 0x00000001U 6651 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6652 // .. PULLUP = 1 6653 // .. ==> 0XF8000724[12:12] = 0x00000001U 6654 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6655 // .. DisableRcvr = 0 6656 // .. ==> 0XF8000724[13:13] = 0x00000000U 6657 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6658 // .. 6659 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001202U), 6660 // .. TRI_ENABLE = 0 6661 // .. ==> 0XF8000728[0:0] = 0x00000000U 6662 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6663 // .. L0_SEL = 1 6664 // .. ==> 0XF8000728[1:1] = 0x00000001U 6665 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6666 // .. L1_SEL = 0 6667 // .. ==> 0XF8000728[2:2] = 0x00000000U 6668 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6669 // .. L2_SEL = 0 6670 // .. ==> 0XF8000728[4:3] = 0x00000000U 6671 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6672 // .. L3_SEL = 0 6673 // .. ==> 0XF8000728[7:5] = 0x00000000U 6674 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6675 // .. Speed = 0 6676 // .. ==> 0XF8000728[8:8] = 0x00000000U 6677 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6678 // .. IO_Type = 1 6679 // .. ==> 0XF8000728[11:9] = 0x00000001U 6680 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6681 // .. PULLUP = 1 6682 // .. ==> 0XF8000728[12:12] = 0x00000001U 6683 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6684 // .. DisableRcvr = 0 6685 // .. ==> 0XF8000728[13:13] = 0x00000000U 6686 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6687 // .. 6688 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001202U), 6689 // .. TRI_ENABLE = 0 6690 // .. ==> 0XF800072C[0:0] = 0x00000000U 6691 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6692 // .. L0_SEL = 1 6693 // .. ==> 0XF800072C[1:1] = 0x00000001U 6694 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6695 // .. L1_SEL = 0 6696 // .. ==> 0XF800072C[2:2] = 0x00000000U 6697 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6698 // .. L2_SEL = 0 6699 // .. ==> 0XF800072C[4:3] = 0x00000000U 6700 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6701 // .. L3_SEL = 0 6702 // .. ==> 0XF800072C[7:5] = 0x00000000U 6703 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6704 // .. Speed = 0 6705 // .. ==> 0XF800072C[8:8] = 0x00000000U 6706 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6707 // .. IO_Type = 1 6708 // .. ==> 0XF800072C[11:9] = 0x00000001U 6709 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6710 // .. PULLUP = 1 6711 // .. ==> 0XF800072C[12:12] = 0x00000001U 6712 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6713 // .. DisableRcvr = 0 6714 // .. ==> 0XF800072C[13:13] = 0x00000000U 6715 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6716 // .. 6717 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001202U), 6718 // .. TRI_ENABLE = 0 6719 // .. ==> 0XF8000730[0:0] = 0x00000000U 6720 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6721 // .. L0_SEL = 1 6722 // .. ==> 0XF8000730[1:1] = 0x00000001U 6723 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6724 // .. L1_SEL = 0 6725 // .. ==> 0XF8000730[2:2] = 0x00000000U 6726 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6727 // .. L2_SEL = 0 6728 // .. ==> 0XF8000730[4:3] = 0x00000000U 6729 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6730 // .. L3_SEL = 0 6731 // .. ==> 0XF8000730[7:5] = 0x00000000U 6732 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6733 // .. Speed = 0 6734 // .. ==> 0XF8000730[8:8] = 0x00000000U 6735 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6736 // .. IO_Type = 1 6737 // .. ==> 0XF8000730[11:9] = 0x00000001U 6738 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6739 // .. PULLUP = 1 6740 // .. ==> 0XF8000730[12:12] = 0x00000001U 6741 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6742 // .. DisableRcvr = 0 6743 // .. ==> 0XF8000730[13:13] = 0x00000000U 6744 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6745 // .. 6746 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001202U), 6747 // .. TRI_ENABLE = 0 6748 // .. ==> 0XF8000734[0:0] = 0x00000000U 6749 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6750 // .. L0_SEL = 1 6751 // .. ==> 0XF8000734[1:1] = 0x00000001U 6752 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6753 // .. L1_SEL = 0 6754 // .. ==> 0XF8000734[2:2] = 0x00000000U 6755 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6756 // .. L2_SEL = 0 6757 // .. ==> 0XF8000734[4:3] = 0x00000000U 6758 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6759 // .. L3_SEL = 0 6760 // .. ==> 0XF8000734[7:5] = 0x00000000U 6761 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6762 // .. Speed = 0 6763 // .. ==> 0XF8000734[8:8] = 0x00000000U 6764 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6765 // .. IO_Type = 1 6766 // .. ==> 0XF8000734[11:9] = 0x00000001U 6767 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6768 // .. PULLUP = 1 6769 // .. ==> 0XF8000734[12:12] = 0x00000001U 6770 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6771 // .. DisableRcvr = 0 6772 // .. ==> 0XF8000734[13:13] = 0x00000000U 6773 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6774 // .. 6775 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001202U), 6776 // .. TRI_ENABLE = 1 6777 // .. ==> 0XF8000738[0:0] = 0x00000001U 6778 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6779 // .. Speed = 0 6780 // .. ==> 0XF8000738[8:8] = 0x00000000U 6781 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6782 // .. IO_Type = 1 6783 // .. ==> 0XF8000738[11:9] = 0x00000001U 6784 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6785 // .. PULLUP = 1 6786 // .. ==> 0XF8000738[12:12] = 0x00000001U 6787 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6788 // .. DisableRcvr = 0 6789 // .. ==> 0XF8000738[13:13] = 0x00000000U 6790 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6791 // .. 6792 EMIT_MASKWRITE(0XF8000738, 0x00003F01U ,0x00001201U), 6793 // .. TRI_ENABLE = 1 6794 // .. ==> 0XF800073C[0:0] = 0x00000001U 6795 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6796 // .. Speed = 0 6797 // .. ==> 0XF800073C[8:8] = 0x00000000U 6798 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6799 // .. IO_Type = 1 6800 // .. ==> 0XF800073C[11:9] = 0x00000001U 6801 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6802 // .. PULLUP = 1 6803 // .. ==> 0XF800073C[12:12] = 0x00000001U 6804 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6805 // .. DisableRcvr = 0 6806 // .. ==> 0XF800073C[13:13] = 0x00000000U 6807 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6808 // .. 6809 EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U), 6810 // .. TRI_ENABLE = 0 6811 // .. ==> 0XF8000740[0:0] = 0x00000000U 6812 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6813 // .. L0_SEL = 1 6814 // .. ==> 0XF8000740[1:1] = 0x00000001U 6815 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6816 // .. L1_SEL = 0 6817 // .. ==> 0XF8000740[2:2] = 0x00000000U 6818 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6819 // .. L2_SEL = 0 6820 // .. ==> 0XF8000740[4:3] = 0x00000000U 6821 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6822 // .. L3_SEL = 0 6823 // .. ==> 0XF8000740[7:5] = 0x00000000U 6824 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6825 // .. Speed = 0 6826 // .. ==> 0XF8000740[8:8] = 0x00000000U 6827 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6828 // .. IO_Type = 4 6829 // .. ==> 0XF8000740[11:9] = 0x00000004U 6830 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 6831 // .. PULLUP = 0 6832 // .. ==> 0XF8000740[12:12] = 0x00000000U 6833 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6834 // .. DisableRcvr = 1 6835 // .. ==> 0XF8000740[13:13] = 0x00000001U 6836 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 6837 // .. 6838 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U), 6839 // .. TRI_ENABLE = 0 6840 // .. ==> 0XF8000744[0:0] = 0x00000000U 6841 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6842 // .. L0_SEL = 1 6843 // .. ==> 0XF8000744[1:1] = 0x00000001U 6844 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6845 // .. L1_SEL = 0 6846 // .. ==> 0XF8000744[2:2] = 0x00000000U 6847 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6848 // .. L2_SEL = 0 6849 // .. ==> 0XF8000744[4:3] = 0x00000000U 6850 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6851 // .. L3_SEL = 0 6852 // .. ==> 0XF8000744[7:5] = 0x00000000U 6853 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6854 // .. Speed = 0 6855 // .. ==> 0XF8000744[8:8] = 0x00000000U 6856 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6857 // .. IO_Type = 4 6858 // .. ==> 0XF8000744[11:9] = 0x00000004U 6859 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 6860 // .. PULLUP = 0 6861 // .. ==> 0XF8000744[12:12] = 0x00000000U 6862 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6863 // .. DisableRcvr = 1 6864 // .. ==> 0XF8000744[13:13] = 0x00000001U 6865 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 6866 // .. 6867 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U), 6868 // .. TRI_ENABLE = 0 6869 // .. ==> 0XF8000748[0:0] = 0x00000000U 6870 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6871 // .. L0_SEL = 1 6872 // .. ==> 0XF8000748[1:1] = 0x00000001U 6873 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6874 // .. L1_SEL = 0 6875 // .. ==> 0XF8000748[2:2] = 0x00000000U 6876 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6877 // .. L2_SEL = 0 6878 // .. ==> 0XF8000748[4:3] = 0x00000000U 6879 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6880 // .. L3_SEL = 0 6881 // .. ==> 0XF8000748[7:5] = 0x00000000U 6882 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6883 // .. Speed = 0 6884 // .. ==> 0XF8000748[8:8] = 0x00000000U 6885 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6886 // .. IO_Type = 4 6887 // .. ==> 0XF8000748[11:9] = 0x00000004U 6888 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 6889 // .. PULLUP = 0 6890 // .. ==> 0XF8000748[12:12] = 0x00000000U 6891 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6892 // .. DisableRcvr = 1 6893 // .. ==> 0XF8000748[13:13] = 0x00000001U 6894 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 6895 // .. 6896 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U), 6897 // .. TRI_ENABLE = 0 6898 // .. ==> 0XF800074C[0:0] = 0x00000000U 6899 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6900 // .. L0_SEL = 1 6901 // .. ==> 0XF800074C[1:1] = 0x00000001U 6902 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6903 // .. L1_SEL = 0 6904 // .. ==> 0XF800074C[2:2] = 0x00000000U 6905 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6906 // .. L2_SEL = 0 6907 // .. ==> 0XF800074C[4:3] = 0x00000000U 6908 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6909 // .. L3_SEL = 0 6910 // .. ==> 0XF800074C[7:5] = 0x00000000U 6911 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6912 // .. Speed = 0 6913 // .. ==> 0XF800074C[8:8] = 0x00000000U 6914 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6915 // .. IO_Type = 4 6916 // .. ==> 0XF800074C[11:9] = 0x00000004U 6917 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 6918 // .. PULLUP = 0 6919 // .. ==> 0XF800074C[12:12] = 0x00000000U 6920 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6921 // .. DisableRcvr = 1 6922 // .. ==> 0XF800074C[13:13] = 0x00000001U 6923 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 6924 // .. 6925 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U), 6926 // .. TRI_ENABLE = 0 6927 // .. ==> 0XF8000750[0:0] = 0x00000000U 6928 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6929 // .. L0_SEL = 1 6930 // .. ==> 0XF8000750[1:1] = 0x00000001U 6931 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6932 // .. L1_SEL = 0 6933 // .. ==> 0XF8000750[2:2] = 0x00000000U 6934 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6935 // .. L2_SEL = 0 6936 // .. ==> 0XF8000750[4:3] = 0x00000000U 6937 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6938 // .. L3_SEL = 0 6939 // .. ==> 0XF8000750[7:5] = 0x00000000U 6940 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6941 // .. Speed = 0 6942 // .. ==> 0XF8000750[8:8] = 0x00000000U 6943 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6944 // .. IO_Type = 4 6945 // .. ==> 0XF8000750[11:9] = 0x00000004U 6946 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 6947 // .. PULLUP = 0 6948 // .. ==> 0XF8000750[12:12] = 0x00000000U 6949 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6950 // .. DisableRcvr = 1 6951 // .. ==> 0XF8000750[13:13] = 0x00000001U 6952 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 6953 // .. 6954 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U), 6955 // .. TRI_ENABLE = 0 6956 // .. ==> 0XF8000754[0:0] = 0x00000000U 6957 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6958 // .. L0_SEL = 1 6959 // .. ==> 0XF8000754[1:1] = 0x00000001U 6960 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6961 // .. L1_SEL = 0 6962 // .. ==> 0XF8000754[2:2] = 0x00000000U 6963 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6964 // .. L2_SEL = 0 6965 // .. ==> 0XF8000754[4:3] = 0x00000000U 6966 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6967 // .. L3_SEL = 0 6968 // .. ==> 0XF8000754[7:5] = 0x00000000U 6969 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6970 // .. Speed = 0 6971 // .. ==> 0XF8000754[8:8] = 0x00000000U 6972 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6973 // .. IO_Type = 4 6974 // .. ==> 0XF8000754[11:9] = 0x00000004U 6975 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 6976 // .. PULLUP = 0 6977 // .. ==> 0XF8000754[12:12] = 0x00000000U 6978 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6979 // .. DisableRcvr = 1 6980 // .. ==> 0XF8000754[13:13] = 0x00000001U 6981 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 6982 // .. 6983 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U), 6984 // .. TRI_ENABLE = 1 6985 // .. ==> 0XF8000758[0:0] = 0x00000001U 6986 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6987 // .. L0_SEL = 1 6988 // .. ==> 0XF8000758[1:1] = 0x00000001U 6989 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6990 // .. L1_SEL = 0 6991 // .. ==> 0XF8000758[2:2] = 0x00000000U 6992 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6993 // .. L2_SEL = 0 6994 // .. ==> 0XF8000758[4:3] = 0x00000000U 6995 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6996 // .. L3_SEL = 0 6997 // .. ==> 0XF8000758[7:5] = 0x00000000U 6998 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6999 // .. Speed = 0 7000 // .. ==> 0XF8000758[8:8] = 0x00000000U 7001 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7002 // .. IO_Type = 4 7003 // .. ==> 0XF8000758[11:9] = 0x00000004U 7004 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 7005 // .. PULLUP = 0 7006 // .. ==> 0XF8000758[12:12] = 0x00000000U 7007 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7008 // .. DisableRcvr = 0 7009 // .. ==> 0XF8000758[13:13] = 0x00000000U 7010 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7011 // .. 7012 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U), 7013 // .. TRI_ENABLE = 1 7014 // .. ==> 0XF800075C[0:0] = 0x00000001U 7015 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7016 // .. L0_SEL = 1 7017 // .. ==> 0XF800075C[1:1] = 0x00000001U 7018 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7019 // .. L1_SEL = 0 7020 // .. ==> 0XF800075C[2:2] = 0x00000000U 7021 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7022 // .. L2_SEL = 0 7023 // .. ==> 0XF800075C[4:3] = 0x00000000U 7024 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7025 // .. L3_SEL = 0 7026 // .. ==> 0XF800075C[7:5] = 0x00000000U 7027 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7028 // .. Speed = 0 7029 // .. ==> 0XF800075C[8:8] = 0x00000000U 7030 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7031 // .. IO_Type = 4 7032 // .. ==> 0XF800075C[11:9] = 0x00000004U 7033 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 7034 // .. PULLUP = 0 7035 // .. ==> 0XF800075C[12:12] = 0x00000000U 7036 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7037 // .. DisableRcvr = 0 7038 // .. ==> 0XF800075C[13:13] = 0x00000000U 7039 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7040 // .. 7041 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U), 7042 // .. TRI_ENABLE = 1 7043 // .. ==> 0XF8000760[0:0] = 0x00000001U 7044 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7045 // .. L0_SEL = 1 7046 // .. ==> 0XF8000760[1:1] = 0x00000001U 7047 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7048 // .. L1_SEL = 0 7049 // .. ==> 0XF8000760[2:2] = 0x00000000U 7050 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7051 // .. L2_SEL = 0 7052 // .. ==> 0XF8000760[4:3] = 0x00000000U 7053 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7054 // .. L3_SEL = 0 7055 // .. ==> 0XF8000760[7:5] = 0x00000000U 7056 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7057 // .. Speed = 0 7058 // .. ==> 0XF8000760[8:8] = 0x00000000U 7059 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7060 // .. IO_Type = 4 7061 // .. ==> 0XF8000760[11:9] = 0x00000004U 7062 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 7063 // .. PULLUP = 0 7064 // .. ==> 0XF8000760[12:12] = 0x00000000U 7065 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7066 // .. DisableRcvr = 0 7067 // .. ==> 0XF8000760[13:13] = 0x00000000U 7068 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7069 // .. 7070 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U), 7071 // .. TRI_ENABLE = 1 7072 // .. ==> 0XF8000764[0:0] = 0x00000001U 7073 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7074 // .. L0_SEL = 1 7075 // .. ==> 0XF8000764[1:1] = 0x00000001U 7076 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7077 // .. L1_SEL = 0 7078 // .. ==> 0XF8000764[2:2] = 0x00000000U 7079 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7080 // .. L2_SEL = 0 7081 // .. ==> 0XF8000764[4:3] = 0x00000000U 7082 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7083 // .. L3_SEL = 0 7084 // .. ==> 0XF8000764[7:5] = 0x00000000U 7085 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7086 // .. Speed = 0 7087 // .. ==> 0XF8000764[8:8] = 0x00000000U 7088 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7089 // .. IO_Type = 4 7090 // .. ==> 0XF8000764[11:9] = 0x00000004U 7091 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 7092 // .. PULLUP = 0 7093 // .. ==> 0XF8000764[12:12] = 0x00000000U 7094 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7095 // .. DisableRcvr = 0 7096 // .. ==> 0XF8000764[13:13] = 0x00000000U 7097 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7098 // .. 7099 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U), 7100 // .. TRI_ENABLE = 1 7101 // .. ==> 0XF8000768[0:0] = 0x00000001U 7102 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7103 // .. L0_SEL = 1 7104 // .. ==> 0XF8000768[1:1] = 0x00000001U 7105 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7106 // .. L1_SEL = 0 7107 // .. ==> 0XF8000768[2:2] = 0x00000000U 7108 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7109 // .. L2_SEL = 0 7110 // .. ==> 0XF8000768[4:3] = 0x00000000U 7111 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7112 // .. L3_SEL = 0 7113 // .. ==> 0XF8000768[7:5] = 0x00000000U 7114 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7115 // .. Speed = 0 7116 // .. ==> 0XF8000768[8:8] = 0x00000000U 7117 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7118 // .. IO_Type = 4 7119 // .. ==> 0XF8000768[11:9] = 0x00000004U 7120 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 7121 // .. PULLUP = 0 7122 // .. ==> 0XF8000768[12:12] = 0x00000000U 7123 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7124 // .. DisableRcvr = 0 7125 // .. ==> 0XF8000768[13:13] = 0x00000000U 7126 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7127 // .. 7128 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U), 7129 // .. TRI_ENABLE = 1 7130 // .. ==> 0XF800076C[0:0] = 0x00000001U 7131 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7132 // .. L0_SEL = 1 7133 // .. ==> 0XF800076C[1:1] = 0x00000001U 7134 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7135 // .. L1_SEL = 0 7136 // .. ==> 0XF800076C[2:2] = 0x00000000U 7137 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7138 // .. L2_SEL = 0 7139 // .. ==> 0XF800076C[4:3] = 0x00000000U 7140 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7141 // .. L3_SEL = 0 7142 // .. ==> 0XF800076C[7:5] = 0x00000000U 7143 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7144 // .. Speed = 0 7145 // .. ==> 0XF800076C[8:8] = 0x00000000U 7146 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7147 // .. IO_Type = 4 7148 // .. ==> 0XF800076C[11:9] = 0x00000004U 7149 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 7150 // .. PULLUP = 0 7151 // .. ==> 0XF800076C[12:12] = 0x00000000U 7152 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7153 // .. DisableRcvr = 0 7154 // .. ==> 0XF800076C[13:13] = 0x00000000U 7155 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7156 // .. 7157 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U), 7158 // .. TRI_ENABLE = 0 7159 // .. ==> 0XF8000770[0:0] = 0x00000000U 7160 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7161 // .. L0_SEL = 0 7162 // .. ==> 0XF8000770[1:1] = 0x00000000U 7163 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7164 // .. L1_SEL = 1 7165 // .. ==> 0XF8000770[2:2] = 0x00000001U 7166 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7167 // .. L2_SEL = 0 7168 // .. ==> 0XF8000770[4:3] = 0x00000000U 7169 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7170 // .. L3_SEL = 0 7171 // .. ==> 0XF8000770[7:5] = 0x00000000U 7172 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7173 // .. Speed = 0 7174 // .. ==> 0XF8000770[8:8] = 0x00000000U 7175 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7176 // .. IO_Type = 1 7177 // .. ==> 0XF8000770[11:9] = 0x00000001U 7178 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7179 // .. PULLUP = 0 7180 // .. ==> 0XF8000770[12:12] = 0x00000000U 7181 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7182 // .. DisableRcvr = 0 7183 // .. ==> 0XF8000770[13:13] = 0x00000000U 7184 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7185 // .. 7186 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U), 7187 // .. TRI_ENABLE = 1 7188 // .. ==> 0XF8000774[0:0] = 0x00000001U 7189 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7190 // .. L0_SEL = 0 7191 // .. ==> 0XF8000774[1:1] = 0x00000000U 7192 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7193 // .. L1_SEL = 1 7194 // .. ==> 0XF8000774[2:2] = 0x00000001U 7195 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7196 // .. L2_SEL = 0 7197 // .. ==> 0XF8000774[4:3] = 0x00000000U 7198 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7199 // .. L3_SEL = 0 7200 // .. ==> 0XF8000774[7:5] = 0x00000000U 7201 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7202 // .. Speed = 0 7203 // .. ==> 0XF8000774[8:8] = 0x00000000U 7204 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7205 // .. IO_Type = 1 7206 // .. ==> 0XF8000774[11:9] = 0x00000001U 7207 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7208 // .. PULLUP = 0 7209 // .. ==> 0XF8000774[12:12] = 0x00000000U 7210 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7211 // .. DisableRcvr = 0 7212 // .. ==> 0XF8000774[13:13] = 0x00000000U 7213 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7214 // .. 7215 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U), 7216 // .. TRI_ENABLE = 0 7217 // .. ==> 0XF8000778[0:0] = 0x00000000U 7218 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7219 // .. L0_SEL = 0 7220 // .. ==> 0XF8000778[1:1] = 0x00000000U 7221 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7222 // .. L1_SEL = 1 7223 // .. ==> 0XF8000778[2:2] = 0x00000001U 7224 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7225 // .. L2_SEL = 0 7226 // .. ==> 0XF8000778[4:3] = 0x00000000U 7227 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7228 // .. L3_SEL = 0 7229 // .. ==> 0XF8000778[7:5] = 0x00000000U 7230 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7231 // .. Speed = 0 7232 // .. ==> 0XF8000778[8:8] = 0x00000000U 7233 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7234 // .. IO_Type = 1 7235 // .. ==> 0XF8000778[11:9] = 0x00000001U 7236 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7237 // .. PULLUP = 0 7238 // .. ==> 0XF8000778[12:12] = 0x00000000U 7239 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7240 // .. DisableRcvr = 0 7241 // .. ==> 0XF8000778[13:13] = 0x00000000U 7242 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7243 // .. 7244 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U), 7245 // .. TRI_ENABLE = 1 7246 // .. ==> 0XF800077C[0:0] = 0x00000001U 7247 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7248 // .. L0_SEL = 0 7249 // .. ==> 0XF800077C[1:1] = 0x00000000U 7250 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7251 // .. L1_SEL = 1 7252 // .. ==> 0XF800077C[2:2] = 0x00000001U 7253 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7254 // .. L2_SEL = 0 7255 // .. ==> 0XF800077C[4:3] = 0x00000000U 7256 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7257 // .. L3_SEL = 0 7258 // .. ==> 0XF800077C[7:5] = 0x00000000U 7259 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7260 // .. Speed = 0 7261 // .. ==> 0XF800077C[8:8] = 0x00000000U 7262 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7263 // .. IO_Type = 1 7264 // .. ==> 0XF800077C[11:9] = 0x00000001U 7265 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7266 // .. PULLUP = 0 7267 // .. ==> 0XF800077C[12:12] = 0x00000000U 7268 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7269 // .. DisableRcvr = 0 7270 // .. ==> 0XF800077C[13:13] = 0x00000000U 7271 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7272 // .. 7273 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U), 7274 // .. TRI_ENABLE = 0 7275 // .. ==> 0XF8000780[0:0] = 0x00000000U 7276 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7277 // .. L0_SEL = 0 7278 // .. ==> 0XF8000780[1:1] = 0x00000000U 7279 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7280 // .. L1_SEL = 1 7281 // .. ==> 0XF8000780[2:2] = 0x00000001U 7282 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7283 // .. L2_SEL = 0 7284 // .. ==> 0XF8000780[4:3] = 0x00000000U 7285 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7286 // .. L3_SEL = 0 7287 // .. ==> 0XF8000780[7:5] = 0x00000000U 7288 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7289 // .. Speed = 0 7290 // .. ==> 0XF8000780[8:8] = 0x00000000U 7291 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7292 // .. IO_Type = 1 7293 // .. ==> 0XF8000780[11:9] = 0x00000001U 7294 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7295 // .. PULLUP = 0 7296 // .. ==> 0XF8000780[12:12] = 0x00000000U 7297 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7298 // .. DisableRcvr = 0 7299 // .. ==> 0XF8000780[13:13] = 0x00000000U 7300 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7301 // .. 7302 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U), 7303 // .. TRI_ENABLE = 0 7304 // .. ==> 0XF8000784[0:0] = 0x00000000U 7305 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7306 // .. L0_SEL = 0 7307 // .. ==> 0XF8000784[1:1] = 0x00000000U 7308 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7309 // .. L1_SEL = 1 7310 // .. ==> 0XF8000784[2:2] = 0x00000001U 7311 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7312 // .. L2_SEL = 0 7313 // .. ==> 0XF8000784[4:3] = 0x00000000U 7314 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7315 // .. L3_SEL = 0 7316 // .. ==> 0XF8000784[7:5] = 0x00000000U 7317 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7318 // .. Speed = 0 7319 // .. ==> 0XF8000784[8:8] = 0x00000000U 7320 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7321 // .. IO_Type = 1 7322 // .. ==> 0XF8000784[11:9] = 0x00000001U 7323 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7324 // .. PULLUP = 0 7325 // .. ==> 0XF8000784[12:12] = 0x00000000U 7326 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7327 // .. DisableRcvr = 0 7328 // .. ==> 0XF8000784[13:13] = 0x00000000U 7329 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7330 // .. 7331 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U), 7332 // .. TRI_ENABLE = 0 7333 // .. ==> 0XF8000788[0:0] = 0x00000000U 7334 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7335 // .. L0_SEL = 0 7336 // .. ==> 0XF8000788[1:1] = 0x00000000U 7337 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7338 // .. L1_SEL = 1 7339 // .. ==> 0XF8000788[2:2] = 0x00000001U 7340 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7341 // .. L2_SEL = 0 7342 // .. ==> 0XF8000788[4:3] = 0x00000000U 7343 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7344 // .. L3_SEL = 0 7345 // .. ==> 0XF8000788[7:5] = 0x00000000U 7346 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7347 // .. Speed = 0 7348 // .. ==> 0XF8000788[8:8] = 0x00000000U 7349 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7350 // .. IO_Type = 1 7351 // .. ==> 0XF8000788[11:9] = 0x00000001U 7352 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7353 // .. PULLUP = 0 7354 // .. ==> 0XF8000788[12:12] = 0x00000000U 7355 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7356 // .. DisableRcvr = 0 7357 // .. ==> 0XF8000788[13:13] = 0x00000000U 7358 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7359 // .. 7360 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U), 7361 // .. TRI_ENABLE = 0 7362 // .. ==> 0XF800078C[0:0] = 0x00000000U 7363 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7364 // .. L0_SEL = 0 7365 // .. ==> 0XF800078C[1:1] = 0x00000000U 7366 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7367 // .. L1_SEL = 1 7368 // .. ==> 0XF800078C[2:2] = 0x00000001U 7369 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7370 // .. L2_SEL = 0 7371 // .. ==> 0XF800078C[4:3] = 0x00000000U 7372 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7373 // .. L3_SEL = 0 7374 // .. ==> 0XF800078C[7:5] = 0x00000000U 7375 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7376 // .. Speed = 0 7377 // .. ==> 0XF800078C[8:8] = 0x00000000U 7378 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7379 // .. IO_Type = 1 7380 // .. ==> 0XF800078C[11:9] = 0x00000001U 7381 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7382 // .. PULLUP = 0 7383 // .. ==> 0XF800078C[12:12] = 0x00000000U 7384 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7385 // .. DisableRcvr = 0 7386 // .. ==> 0XF800078C[13:13] = 0x00000000U 7387 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7388 // .. 7389 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U), 7390 // .. TRI_ENABLE = 1 7391 // .. ==> 0XF8000790[0:0] = 0x00000001U 7392 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7393 // .. L0_SEL = 0 7394 // .. ==> 0XF8000790[1:1] = 0x00000000U 7395 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7396 // .. L1_SEL = 1 7397 // .. ==> 0XF8000790[2:2] = 0x00000001U 7398 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7399 // .. L2_SEL = 0 7400 // .. ==> 0XF8000790[4:3] = 0x00000000U 7401 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7402 // .. L3_SEL = 0 7403 // .. ==> 0XF8000790[7:5] = 0x00000000U 7404 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7405 // .. Speed = 0 7406 // .. ==> 0XF8000790[8:8] = 0x00000000U 7407 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7408 // .. IO_Type = 1 7409 // .. ==> 0XF8000790[11:9] = 0x00000001U 7410 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7411 // .. PULLUP = 0 7412 // .. ==> 0XF8000790[12:12] = 0x00000000U 7413 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7414 // .. DisableRcvr = 0 7415 // .. ==> 0XF8000790[13:13] = 0x00000000U 7416 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7417 // .. 7418 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U), 7419 // .. TRI_ENABLE = 0 7420 // .. ==> 0XF8000794[0:0] = 0x00000000U 7421 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7422 // .. L0_SEL = 0 7423 // .. ==> 0XF8000794[1:1] = 0x00000000U 7424 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7425 // .. L1_SEL = 1 7426 // .. ==> 0XF8000794[2:2] = 0x00000001U 7427 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7428 // .. L2_SEL = 0 7429 // .. ==> 0XF8000794[4:3] = 0x00000000U 7430 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7431 // .. L3_SEL = 0 7432 // .. ==> 0XF8000794[7:5] = 0x00000000U 7433 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7434 // .. Speed = 0 7435 // .. ==> 0XF8000794[8:8] = 0x00000000U 7436 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7437 // .. IO_Type = 1 7438 // .. ==> 0XF8000794[11:9] = 0x00000001U 7439 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7440 // .. PULLUP = 0 7441 // .. ==> 0XF8000794[12:12] = 0x00000000U 7442 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7443 // .. DisableRcvr = 0 7444 // .. ==> 0XF8000794[13:13] = 0x00000000U 7445 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7446 // .. 7447 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U), 7448 // .. TRI_ENABLE = 0 7449 // .. ==> 0XF8000798[0:0] = 0x00000000U 7450 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7451 // .. L0_SEL = 0 7452 // .. ==> 0XF8000798[1:1] = 0x00000000U 7453 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7454 // .. L1_SEL = 1 7455 // .. ==> 0XF8000798[2:2] = 0x00000001U 7456 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7457 // .. L2_SEL = 0 7458 // .. ==> 0XF8000798[4:3] = 0x00000000U 7459 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7460 // .. L3_SEL = 0 7461 // .. ==> 0XF8000798[7:5] = 0x00000000U 7462 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7463 // .. Speed = 0 7464 // .. ==> 0XF8000798[8:8] = 0x00000000U 7465 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7466 // .. IO_Type = 1 7467 // .. ==> 0XF8000798[11:9] = 0x00000001U 7468 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7469 // .. PULLUP = 0 7470 // .. ==> 0XF8000798[12:12] = 0x00000000U 7471 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7472 // .. DisableRcvr = 0 7473 // .. ==> 0XF8000798[13:13] = 0x00000000U 7474 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7475 // .. 7476 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U), 7477 // .. TRI_ENABLE = 0 7478 // .. ==> 0XF800079C[0:0] = 0x00000000U 7479 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7480 // .. L0_SEL = 0 7481 // .. ==> 0XF800079C[1:1] = 0x00000000U 7482 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7483 // .. L1_SEL = 1 7484 // .. ==> 0XF800079C[2:2] = 0x00000001U 7485 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7486 // .. L2_SEL = 0 7487 // .. ==> 0XF800079C[4:3] = 0x00000000U 7488 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7489 // .. L3_SEL = 0 7490 // .. ==> 0XF800079C[7:5] = 0x00000000U 7491 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7492 // .. Speed = 0 7493 // .. ==> 0XF800079C[8:8] = 0x00000000U 7494 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7495 // .. IO_Type = 1 7496 // .. ==> 0XF800079C[11:9] = 0x00000001U 7497 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7498 // .. PULLUP = 0 7499 // .. ==> 0XF800079C[12:12] = 0x00000000U 7500 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7501 // .. DisableRcvr = 0 7502 // .. ==> 0XF800079C[13:13] = 0x00000000U 7503 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7504 // .. 7505 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U), 7506 // .. TRI_ENABLE = 0 7507 // .. ==> 0XF80007A0[0:0] = 0x00000000U 7508 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7509 // .. L0_SEL = 0 7510 // .. ==> 0XF80007A0[1:1] = 0x00000000U 7511 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7512 // .. L1_SEL = 0 7513 // .. ==> 0XF80007A0[2:2] = 0x00000000U 7514 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7515 // .. L2_SEL = 0 7516 // .. ==> 0XF80007A0[4:3] = 0x00000000U 7517 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7518 // .. L3_SEL = 4 7519 // .. ==> 0XF80007A0[7:5] = 0x00000004U 7520 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7521 // .. Speed = 0 7522 // .. ==> 0XF80007A0[8:8] = 0x00000000U 7523 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7524 // .. IO_Type = 1 7525 // .. ==> 0XF80007A0[11:9] = 0x00000001U 7526 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7527 // .. PULLUP = 0 7528 // .. ==> 0XF80007A0[12:12] = 0x00000000U 7529 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7530 // .. DisableRcvr = 0 7531 // .. ==> 0XF80007A0[13:13] = 0x00000000U 7532 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7533 // .. 7534 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U), 7535 // .. TRI_ENABLE = 0 7536 // .. ==> 0XF80007A4[0:0] = 0x00000000U 7537 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7538 // .. L0_SEL = 0 7539 // .. ==> 0XF80007A4[1:1] = 0x00000000U 7540 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7541 // .. L1_SEL = 0 7542 // .. ==> 0XF80007A4[2:2] = 0x00000000U 7543 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7544 // .. L2_SEL = 0 7545 // .. ==> 0XF80007A4[4:3] = 0x00000000U 7546 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7547 // .. L3_SEL = 4 7548 // .. ==> 0XF80007A4[7:5] = 0x00000004U 7549 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7550 // .. Speed = 0 7551 // .. ==> 0XF80007A4[8:8] = 0x00000000U 7552 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7553 // .. IO_Type = 1 7554 // .. ==> 0XF80007A4[11:9] = 0x00000001U 7555 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7556 // .. PULLUP = 0 7557 // .. ==> 0XF80007A4[12:12] = 0x00000000U 7558 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7559 // .. DisableRcvr = 0 7560 // .. ==> 0XF80007A4[13:13] = 0x00000000U 7561 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7562 // .. 7563 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U), 7564 // .. TRI_ENABLE = 0 7565 // .. ==> 0XF80007A8[0:0] = 0x00000000U 7566 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7567 // .. L0_SEL = 0 7568 // .. ==> 0XF80007A8[1:1] = 0x00000000U 7569 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7570 // .. L1_SEL = 0 7571 // .. ==> 0XF80007A8[2:2] = 0x00000000U 7572 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7573 // .. L2_SEL = 0 7574 // .. ==> 0XF80007A8[4:3] = 0x00000000U 7575 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7576 // .. L3_SEL = 4 7577 // .. ==> 0XF80007A8[7:5] = 0x00000004U 7578 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7579 // .. Speed = 0 7580 // .. ==> 0XF80007A8[8:8] = 0x00000000U 7581 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7582 // .. IO_Type = 1 7583 // .. ==> 0XF80007A8[11:9] = 0x00000001U 7584 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7585 // .. PULLUP = 0 7586 // .. ==> 0XF80007A8[12:12] = 0x00000000U 7587 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7588 // .. DisableRcvr = 0 7589 // .. ==> 0XF80007A8[13:13] = 0x00000000U 7590 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7591 // .. 7592 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U), 7593 // .. TRI_ENABLE = 0 7594 // .. ==> 0XF80007AC[0:0] = 0x00000000U 7595 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7596 // .. L0_SEL = 0 7597 // .. ==> 0XF80007AC[1:1] = 0x00000000U 7598 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7599 // .. L1_SEL = 0 7600 // .. ==> 0XF80007AC[2:2] = 0x00000000U 7601 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7602 // .. L2_SEL = 0 7603 // .. ==> 0XF80007AC[4:3] = 0x00000000U 7604 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7605 // .. L3_SEL = 4 7606 // .. ==> 0XF80007AC[7:5] = 0x00000004U 7607 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7608 // .. Speed = 0 7609 // .. ==> 0XF80007AC[8:8] = 0x00000000U 7610 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7611 // .. IO_Type = 1 7612 // .. ==> 0XF80007AC[11:9] = 0x00000001U 7613 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7614 // .. PULLUP = 0 7615 // .. ==> 0XF80007AC[12:12] = 0x00000000U 7616 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7617 // .. DisableRcvr = 0 7618 // .. ==> 0XF80007AC[13:13] = 0x00000000U 7619 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7620 // .. 7621 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U), 7622 // .. TRI_ENABLE = 0 7623 // .. ==> 0XF80007B0[0:0] = 0x00000000U 7624 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7625 // .. L0_SEL = 0 7626 // .. ==> 0XF80007B0[1:1] = 0x00000000U 7627 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7628 // .. L1_SEL = 0 7629 // .. ==> 0XF80007B0[2:2] = 0x00000000U 7630 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7631 // .. L2_SEL = 0 7632 // .. ==> 0XF80007B0[4:3] = 0x00000000U 7633 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7634 // .. L3_SEL = 4 7635 // .. ==> 0XF80007B0[7:5] = 0x00000004U 7636 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7637 // .. Speed = 0 7638 // .. ==> 0XF80007B0[8:8] = 0x00000000U 7639 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7640 // .. IO_Type = 1 7641 // .. ==> 0XF80007B0[11:9] = 0x00000001U 7642 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7643 // .. PULLUP = 0 7644 // .. ==> 0XF80007B0[12:12] = 0x00000000U 7645 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7646 // .. DisableRcvr = 0 7647 // .. ==> 0XF80007B0[13:13] = 0x00000000U 7648 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7649 // .. 7650 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U), 7651 // .. TRI_ENABLE = 0 7652 // .. ==> 0XF80007B4[0:0] = 0x00000000U 7653 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7654 // .. L0_SEL = 0 7655 // .. ==> 0XF80007B4[1:1] = 0x00000000U 7656 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7657 // .. L1_SEL = 0 7658 // .. ==> 0XF80007B4[2:2] = 0x00000000U 7659 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7660 // .. L2_SEL = 0 7661 // .. ==> 0XF80007B4[4:3] = 0x00000000U 7662 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7663 // .. L3_SEL = 4 7664 // .. ==> 0XF80007B4[7:5] = 0x00000004U 7665 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7666 // .. Speed = 0 7667 // .. ==> 0XF80007B4[8:8] = 0x00000000U 7668 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7669 // .. IO_Type = 1 7670 // .. ==> 0XF80007B4[11:9] = 0x00000001U 7671 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7672 // .. PULLUP = 0 7673 // .. ==> 0XF80007B4[12:12] = 0x00000000U 7674 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7675 // .. DisableRcvr = 0 7676 // .. ==> 0XF80007B4[13:13] = 0x00000000U 7677 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7678 // .. 7679 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U), 7680 // .. TRI_ENABLE = 0 7681 // .. ==> 0XF80007B8[0:0] = 0x00000000U 7682 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7683 // .. L0_SEL = 0 7684 // .. ==> 0XF80007B8[1:1] = 0x00000000U 7685 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7686 // .. L1_SEL = 0 7687 // .. ==> 0XF80007B8[2:2] = 0x00000000U 7688 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7689 // .. L2_SEL = 0 7690 // .. ==> 0XF80007B8[4:3] = 0x00000000U 7691 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7692 // .. L3_SEL = 0 7693 // .. ==> 0XF80007B8[7:5] = 0x00000000U 7694 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7695 // .. Speed = 0 7696 // .. ==> 0XF80007B8[8:8] = 0x00000000U 7697 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7698 // .. IO_Type = 1 7699 // .. ==> 0XF80007B8[11:9] = 0x00000001U 7700 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7701 // .. PULLUP = 1 7702 // .. ==> 0XF80007B8[12:12] = 0x00000001U 7703 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 7704 // .. DisableRcvr = 0 7705 // .. ==> 0XF80007B8[13:13] = 0x00000000U 7706 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7707 // .. 7708 EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001200U), 7709 // .. TRI_ENABLE = 0 7710 // .. ==> 0XF80007BC[0:0] = 0x00000000U 7711 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7712 // .. L0_SEL = 0 7713 // .. ==> 0XF80007BC[1:1] = 0x00000000U 7714 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7715 // .. L1_SEL = 0 7716 // .. ==> 0XF80007BC[2:2] = 0x00000000U 7717 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7718 // .. L2_SEL = 0 7719 // .. ==> 0XF80007BC[4:3] = 0x00000000U 7720 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7721 // .. L3_SEL = 0 7722 // .. ==> 0XF80007BC[7:5] = 0x00000000U 7723 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7724 // .. Speed = 0 7725 // .. ==> 0XF80007BC[8:8] = 0x00000000U 7726 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7727 // .. IO_Type = 1 7728 // .. ==> 0XF80007BC[11:9] = 0x00000001U 7729 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7730 // .. PULLUP = 1 7731 // .. ==> 0XF80007BC[12:12] = 0x00000001U 7732 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 7733 // .. DisableRcvr = 0 7734 // .. ==> 0XF80007BC[13:13] = 0x00000000U 7735 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7736 // .. 7737 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001200U), 7738 // .. TRI_ENABLE = 0 7739 // .. ==> 0XF80007C0[0:0] = 0x00000000U 7740 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7741 // .. L0_SEL = 0 7742 // .. ==> 0XF80007C0[1:1] = 0x00000000U 7743 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7744 // .. L1_SEL = 0 7745 // .. ==> 0XF80007C0[2:2] = 0x00000000U 7746 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7747 // .. L2_SEL = 0 7748 // .. ==> 0XF80007C0[4:3] = 0x00000000U 7749 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7750 // .. L3_SEL = 7 7751 // .. ==> 0XF80007C0[7:5] = 0x00000007U 7752 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 7753 // .. Speed = 0 7754 // .. ==> 0XF80007C0[8:8] = 0x00000000U 7755 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7756 // .. IO_Type = 1 7757 // .. ==> 0XF80007C0[11:9] = 0x00000001U 7758 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7759 // .. PULLUP = 0 7760 // .. ==> 0XF80007C0[12:12] = 0x00000000U 7761 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7762 // .. DisableRcvr = 0 7763 // .. ==> 0XF80007C0[13:13] = 0x00000000U 7764 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7765 // .. 7766 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U), 7767 // .. TRI_ENABLE = 1 7768 // .. ==> 0XF80007C4[0:0] = 0x00000001U 7769 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7770 // .. L0_SEL = 0 7771 // .. ==> 0XF80007C4[1:1] = 0x00000000U 7772 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7773 // .. L1_SEL = 0 7774 // .. ==> 0XF80007C4[2:2] = 0x00000000U 7775 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7776 // .. L2_SEL = 0 7777 // .. ==> 0XF80007C4[4:3] = 0x00000000U 7778 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7779 // .. L3_SEL = 7 7780 // .. ==> 0XF80007C4[7:5] = 0x00000007U 7781 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 7782 // .. Speed = 0 7783 // .. ==> 0XF80007C4[8:8] = 0x00000000U 7784 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7785 // .. IO_Type = 1 7786 // .. ==> 0XF80007C4[11:9] = 0x00000001U 7787 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7788 // .. PULLUP = 0 7789 // .. ==> 0XF80007C4[12:12] = 0x00000000U 7790 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7791 // .. DisableRcvr = 0 7792 // .. ==> 0XF80007C4[13:13] = 0x00000000U 7793 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7794 // .. 7795 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U), 7796 // .. TRI_ENABLE = 0 7797 // .. ==> 0XF80007C8[0:0] = 0x00000000U 7798 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7799 // .. L0_SEL = 0 7800 // .. ==> 0XF80007C8[1:1] = 0x00000000U 7801 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7802 // .. L1_SEL = 0 7803 // .. ==> 0XF80007C8[2:2] = 0x00000000U 7804 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7805 // .. L2_SEL = 0 7806 // .. ==> 0XF80007C8[4:3] = 0x00000000U 7807 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7808 // .. L3_SEL = 2 7809 // .. ==> 0XF80007C8[7:5] = 0x00000002U 7810 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 7811 // .. Speed = 0 7812 // .. ==> 0XF80007C8[8:8] = 0x00000000U 7813 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7814 // .. IO_Type = 1 7815 // .. ==> 0XF80007C8[11:9] = 0x00000001U 7816 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7817 // .. PULLUP = 1 7818 // .. ==> 0XF80007C8[12:12] = 0x00000001U 7819 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 7820 // .. DisableRcvr = 0 7821 // .. ==> 0XF80007C8[13:13] = 0x00000000U 7822 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7823 // .. 7824 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U), 7825 // .. TRI_ENABLE = 0 7826 // .. ==> 0XF80007CC[0:0] = 0x00000000U 7827 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7828 // .. L0_SEL = 0 7829 // .. ==> 0XF80007CC[1:1] = 0x00000000U 7830 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7831 // .. L1_SEL = 0 7832 // .. ==> 0XF80007CC[2:2] = 0x00000000U 7833 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7834 // .. L2_SEL = 0 7835 // .. ==> 0XF80007CC[4:3] = 0x00000000U 7836 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7837 // .. L3_SEL = 2 7838 // .. ==> 0XF80007CC[7:5] = 0x00000002U 7839 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 7840 // .. Speed = 0 7841 // .. ==> 0XF80007CC[8:8] = 0x00000000U 7842 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7843 // .. IO_Type = 1 7844 // .. ==> 0XF80007CC[11:9] = 0x00000001U 7845 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7846 // .. PULLUP = 1 7847 // .. ==> 0XF80007CC[12:12] = 0x00000001U 7848 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 7849 // .. DisableRcvr = 0 7850 // .. ==> 0XF80007CC[13:13] = 0x00000000U 7851 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7852 // .. 7853 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U), 7854 // .. TRI_ENABLE = 0 7855 // .. ==> 0XF80007D0[0:0] = 0x00000000U 7856 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7857 // .. L0_SEL = 0 7858 // .. ==> 0XF80007D0[1:1] = 0x00000000U 7859 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7860 // .. L1_SEL = 0 7861 // .. ==> 0XF80007D0[2:2] = 0x00000000U 7862 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7863 // .. L2_SEL = 0 7864 // .. ==> 0XF80007D0[4:3] = 0x00000000U 7865 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7866 // .. L3_SEL = 4 7867 // .. ==> 0XF80007D0[7:5] = 0x00000004U 7868 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7869 // .. Speed = 0 7870 // .. ==> 0XF80007D0[8:8] = 0x00000000U 7871 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7872 // .. IO_Type = 1 7873 // .. ==> 0XF80007D0[11:9] = 0x00000001U 7874 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7875 // .. PULLUP = 0 7876 // .. ==> 0XF80007D0[12:12] = 0x00000000U 7877 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7878 // .. DisableRcvr = 0 7879 // .. ==> 0XF80007D0[13:13] = 0x00000000U 7880 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7881 // .. 7882 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U), 7883 // .. TRI_ENABLE = 0 7884 // .. ==> 0XF80007D4[0:0] = 0x00000000U 7885 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7886 // .. L0_SEL = 0 7887 // .. ==> 0XF80007D4[1:1] = 0x00000000U 7888 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7889 // .. L1_SEL = 0 7890 // .. ==> 0XF80007D4[2:2] = 0x00000000U 7891 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7892 // .. L2_SEL = 0 7893 // .. ==> 0XF80007D4[4:3] = 0x00000000U 7894 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7895 // .. L3_SEL = 4 7896 // .. ==> 0XF80007D4[7:5] = 0x00000004U 7897 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7898 // .. Speed = 0 7899 // .. ==> 0XF80007D4[8:8] = 0x00000000U 7900 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7901 // .. IO_Type = 1 7902 // .. ==> 0XF80007D4[11:9] = 0x00000001U 7903 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7904 // .. PULLUP = 0 7905 // .. ==> 0XF80007D4[12:12] = 0x00000000U 7906 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7907 // .. DisableRcvr = 0 7908 // .. ==> 0XF80007D4[13:13] = 0x00000000U 7909 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7910 // .. 7911 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U), 7912 // .. SDIO0_WP_SEL = 15 7913 // .. ==> 0XF8000830[5:0] = 0x0000000FU 7914 // .. ==> MASK : 0x0000003FU VAL : 0x0000000FU 7915 // .. SDIO0_CD_SEL = 14 7916 // .. ==> 0XF8000830[21:16] = 0x0000000EU 7917 // .. ==> MASK : 0x003F0000U VAL : 0x000E0000U 7918 // .. 7919 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x000E000FU), 7920 // .. FINISH: MIO PROGRAMMING 7921 // .. START: LOCK IT BACK 7922 // .. LOCK_KEY = 0X767B 7923 // .. ==> 0XF8000004[15:0] = 0x0000767BU 7924 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 7925 // .. 7926 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 7927 // .. FINISH: LOCK IT BACK 7928 // FINISH: top 7929 // 7930 EMIT_EXIT(), 7931 7932 // 7933 }; 7934 7935 unsigned long ps7_peripherals_init_data_2_0[] = { 7936 // START: top 7937 // .. START: SLCR SETTINGS 7938 // .. UNLOCK_KEY = 0XDF0D 7939 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 7940 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 7941 // .. 7942 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 7943 // .. FINISH: SLCR SETTINGS 7944 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS 7945 // .. IBUF_DISABLE_MODE = 0x1 7946 // .. ==> 0XF8000B48[7:7] = 0x00000001U 7947 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7948 // .. TERM_DISABLE_MODE = 0x1 7949 // .. ==> 0XF8000B48[8:8] = 0x00000001U 7950 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7951 // .. 7952 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U), 7953 // .. IBUF_DISABLE_MODE = 0x1 7954 // .. ==> 0XF8000B4C[7:7] = 0x00000001U 7955 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7956 // .. TERM_DISABLE_MODE = 0x1 7957 // .. ==> 0XF8000B4C[8:8] = 0x00000001U 7958 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7959 // .. 7960 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U), 7961 // .. IBUF_DISABLE_MODE = 0x1 7962 // .. ==> 0XF8000B50[7:7] = 0x00000001U 7963 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7964 // .. TERM_DISABLE_MODE = 0x1 7965 // .. ==> 0XF8000B50[8:8] = 0x00000001U 7966 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7967 // .. 7968 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U), 7969 // .. IBUF_DISABLE_MODE = 0x1 7970 // .. ==> 0XF8000B54[7:7] = 0x00000001U 7971 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7972 // .. TERM_DISABLE_MODE = 0x1 7973 // .. ==> 0XF8000B54[8:8] = 0x00000001U 7974 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7975 // .. 7976 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U), 7977 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS 7978 // .. START: LOCK IT BACK 7979 // .. LOCK_KEY = 0X767B 7980 // .. ==> 0XF8000004[15:0] = 0x0000767BU 7981 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 7982 // .. 7983 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 7984 // .. FINISH: LOCK IT BACK 7985 // .. START: SRAM/NOR SET OPMODE 7986 // .. FINISH: SRAM/NOR SET OPMODE 7987 // .. START: UART REGISTERS 7988 // .. BDIV = 0x6 7989 // .. ==> 0XE0001034[7:0] = 0x00000006U 7990 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U 7991 // .. 7992 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U), 7993 // .. CD = 0x3e 7994 // .. ==> 0XE0001018[15:0] = 0x0000003EU 7995 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU 7996 // .. 7997 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU), 7998 // .. STPBRK = 0x0 7999 // .. ==> 0XE0001000[8:8] = 0x00000000U 8000 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 8001 // .. STTBRK = 0x0 8002 // .. ==> 0XE0001000[7:7] = 0x00000000U 8003 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 8004 // .. RSTTO = 0x0 8005 // .. ==> 0XE0001000[6:6] = 0x00000000U 8006 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 8007 // .. TXDIS = 0x0 8008 // .. ==> 0XE0001000[5:5] = 0x00000000U 8009 // .. ==> MASK : 0x00000020U VAL : 0x00000000U 8010 // .. TXEN = 0x1 8011 // .. ==> 0XE0001000[4:4] = 0x00000001U 8012 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 8013 // .. RXDIS = 0x0 8014 // .. ==> 0XE0001000[3:3] = 0x00000000U 8015 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 8016 // .. RXEN = 0x1 8017 // .. ==> 0XE0001000[2:2] = 0x00000001U 8018 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 8019 // .. TXRES = 0x1 8020 // .. ==> 0XE0001000[1:1] = 0x00000001U 8021 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 8022 // .. RXRES = 0x1 8023 // .. ==> 0XE0001000[0:0] = 0x00000001U 8024 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8025 // .. 8026 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U), 8027 // .. IRMODE = 0x0 8028 // .. ==> 0XE0001004[11:11] = 0x00000000U 8029 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 8030 // .. UCLKEN = 0x0 8031 // .. ==> 0XE0001004[10:10] = 0x00000000U 8032 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 8033 // .. CHMODE = 0x0 8034 // .. ==> 0XE0001004[9:8] = 0x00000000U 8035 // .. ==> MASK : 0x00000300U VAL : 0x00000000U 8036 // .. NBSTOP = 0x0 8037 // .. ==> 0XE0001004[7:6] = 0x00000000U 8038 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U 8039 // .. PAR = 0x4 8040 // .. ==> 0XE0001004[5:3] = 0x00000004U 8041 // .. ==> MASK : 0x00000038U VAL : 0x00000020U 8042 // .. CHRL = 0x0 8043 // .. ==> 0XE0001004[2:1] = 0x00000000U 8044 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 8045 // .. CLKS = 0x0 8046 // .. ==> 0XE0001004[0:0] = 0x00000000U 8047 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 8048 // .. 8049 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U), 8050 // .. FINISH: UART REGISTERS 8051 // .. START: QSPI REGISTERS 8052 // .. Holdb_dr = 1 8053 // .. ==> 0XE000D000[19:19] = 0x00000001U 8054 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 8055 // .. 8056 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U), 8057 // .. FINISH: QSPI REGISTERS 8058 // .. START: PL POWER ON RESET REGISTERS 8059 // .. PCFG_POR_CNT_4K = 0 8060 // .. ==> 0XF8007000[29:29] = 0x00000000U 8061 // .. ==> MASK : 0x20000000U VAL : 0x00000000U 8062 // .. 8063 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U), 8064 // .. FINISH: PL POWER ON RESET REGISTERS 8065 // .. START: SMC TIMING CALCULATION REGISTER UPDATE 8066 // .. .. START: NAND SET CYCLE 8067 // .. .. FINISH: NAND SET CYCLE 8068 // .. .. START: OPMODE 8069 // .. .. FINISH: OPMODE 8070 // .. .. START: DIRECT COMMAND 8071 // .. .. FINISH: DIRECT COMMAND 8072 // .. .. START: SRAM/NOR CS0 SET CYCLE 8073 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE 8074 // .. .. START: DIRECT COMMAND 8075 // .. .. FINISH: DIRECT COMMAND 8076 // .. .. START: NOR CS0 BASE ADDRESS 8077 // .. .. FINISH: NOR CS0 BASE ADDRESS 8078 // .. .. START: SRAM/NOR CS1 SET CYCLE 8079 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE 8080 // .. .. START: DIRECT COMMAND 8081 // .. .. FINISH: DIRECT COMMAND 8082 // .. .. START: NOR CS1 BASE ADDRESS 8083 // .. .. FINISH: NOR CS1 BASE ADDRESS 8084 // .. .. START: USB RESET 8085 // .. .. .. START: USB0 RESET 8086 // .. .. .. .. START: DIR MODE BANK 0 8087 // .. .. .. .. DIRECTION_0 = 0x80 8088 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U 8089 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U 8090 // .. .. .. .. 8091 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U), 8092 // .. .. .. .. FINISH: DIR MODE BANK 0 8093 // .. .. .. .. START: DIR MODE BANK 1 8094 // .. .. .. .. FINISH: DIR MODE BANK 1 8095 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8096 // .. .. .. .. MASK_0_LSW = 0xff7f 8097 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 8098 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 8099 // .. .. .. .. DATA_0_LSW = 0x80 8100 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U 8101 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U 8102 // .. .. .. .. 8103 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U), 8104 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8105 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8106 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8107 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8108 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8109 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8110 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8111 // .. .. .. .. START: OUTPUT ENABLE BANK 0 8112 // .. .. .. .. OP_ENABLE_0 = 0x80 8113 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U 8114 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U 8115 // .. .. .. .. 8116 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U), 8117 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 8118 // .. .. .. .. START: OUTPUT ENABLE BANK 1 8119 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 8120 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8121 // .. .. .. .. MASK_0_LSW = 0xff7f 8122 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 8123 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 8124 // .. .. .. .. DATA_0_LSW = 0x0 8125 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U 8126 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 8127 // .. .. .. .. 8128 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U), 8129 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8130 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8131 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8132 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8133 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8134 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8135 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8136 // .. .. .. .. START: ADD 1 MS DELAY 8137 // .. .. .. .. 8138 EMIT_MASKDELAY(0XF8F00200, 1), 8139 // .. .. .. .. FINISH: ADD 1 MS DELAY 8140 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8141 // .. .. .. .. MASK_0_LSW = 0xff7f 8142 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 8143 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 8144 // .. .. .. .. DATA_0_LSW = 0x80 8145 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U 8146 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U 8147 // .. .. .. .. 8148 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U), 8149 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8150 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8151 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8152 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8153 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8154 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8155 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8156 // .. .. .. FINISH: USB0 RESET 8157 // .. .. .. START: USB1 RESET 8158 // .. .. .. .. START: DIR MODE BANK 0 8159 // .. .. .. .. FINISH: DIR MODE BANK 0 8160 // .. .. .. .. START: DIR MODE BANK 1 8161 // .. .. .. .. FINISH: DIR MODE BANK 1 8162 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8163 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8164 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8165 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8166 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8167 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8168 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8169 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8170 // .. .. .. .. START: OUTPUT ENABLE BANK 0 8171 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 8172 // .. .. .. .. START: OUTPUT ENABLE BANK 1 8173 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 8174 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8175 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8176 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8177 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8178 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8179 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8180 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8181 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8182 // .. .. .. .. START: ADD 1 MS DELAY 8183 // .. .. .. .. 8184 EMIT_MASKDELAY(0XF8F00200, 1), 8185 // .. .. .. .. FINISH: ADD 1 MS DELAY 8186 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8187 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8188 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8189 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8190 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8191 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8192 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8193 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8194 // .. .. .. FINISH: USB1 RESET 8195 // .. .. FINISH: USB RESET 8196 // .. .. START: ENET RESET 8197 // .. .. .. START: ENET0 RESET 8198 // .. .. .. .. START: DIR MODE BANK 0 8199 // .. .. .. .. FINISH: DIR MODE BANK 0 8200 // .. .. .. .. START: DIR MODE BANK 1 8201 // .. .. .. .. DIRECTION_1 = 0x8000 8202 // .. .. .. .. ==> 0XE000A244[21:0] = 0x00008000U 8203 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00008000U 8204 // .. .. .. .. 8205 EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00008000U), 8206 // .. .. .. .. FINISH: DIR MODE BANK 1 8207 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8208 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8209 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8210 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8211 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8212 // .. .. .. .. MASK_1_LSW = 0x7fff 8213 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU 8214 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U 8215 // .. .. .. .. DATA_1_LSW = 0x8000 8216 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U 8217 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00008000U 8218 // .. .. .. .. 8219 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U), 8220 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8221 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8222 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8223 // .. .. .. .. START: OUTPUT ENABLE BANK 0 8224 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 8225 // .. .. .. .. START: OUTPUT ENABLE BANK 1 8226 // .. .. .. .. OP_ENABLE_1 = 0x8000 8227 // .. .. .. .. ==> 0XE000A248[21:0] = 0x00008000U 8228 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00008000U 8229 // .. .. .. .. 8230 EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00008000U), 8231 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 8232 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8233 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8234 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8235 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8236 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8237 // .. .. .. .. MASK_1_LSW = 0x7fff 8238 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU 8239 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U 8240 // .. .. .. .. DATA_1_LSW = 0x0 8241 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U 8242 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 8243 // .. .. .. .. 8244 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF0000U), 8245 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8246 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8247 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8248 // .. .. .. .. START: ADD 1 MS DELAY 8249 // .. .. .. .. 8250 EMIT_MASKDELAY(0XF8F00200, 1), 8251 // .. .. .. .. FINISH: ADD 1 MS DELAY 8252 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8253 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8254 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8255 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8256 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8257 // .. .. .. .. MASK_1_LSW = 0x7fff 8258 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU 8259 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U 8260 // .. .. .. .. DATA_1_LSW = 0x8000 8261 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U 8262 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00008000U 8263 // .. .. .. .. 8264 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U), 8265 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8266 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8267 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8268 // .. .. .. FINISH: ENET0 RESET 8269 // .. .. .. START: ENET1 RESET 8270 // .. .. .. .. START: DIR MODE BANK 0 8271 // .. .. .. .. FINISH: DIR MODE BANK 0 8272 // .. .. .. .. START: DIR MODE BANK 1 8273 // .. .. .. .. FINISH: DIR MODE BANK 1 8274 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8275 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8276 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8277 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8278 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8279 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8280 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8281 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8282 // .. .. .. .. START: OUTPUT ENABLE BANK 0 8283 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 8284 // .. .. .. .. START: OUTPUT ENABLE BANK 1 8285 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 8286 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8287 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8288 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8289 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8290 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8291 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8292 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8293 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8294 // .. .. .. .. START: ADD 1 MS DELAY 8295 // .. .. .. .. 8296 EMIT_MASKDELAY(0XF8F00200, 1), 8297 // .. .. .. .. FINISH: ADD 1 MS DELAY 8298 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8299 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8300 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8301 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8302 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8303 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8304 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8305 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8306 // .. .. .. FINISH: ENET1 RESET 8307 // .. .. FINISH: ENET RESET 8308 // .. .. START: I2C RESET 8309 // .. .. .. START: I2C0 RESET 8310 // .. .. .. .. START: DIR MODE GPIO BANK0 8311 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 8312 // .. .. .. .. START: DIR MODE GPIO BANK1 8313 // .. .. .. .. DIRECTION_1 = 0x4000 8314 // .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U 8315 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00004000U 8316 // .. .. .. .. 8317 EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00004000U), 8318 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 8319 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8320 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8321 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8322 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8323 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8324 // .. .. .. .. MASK_1_LSW = 0xbfff 8325 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU 8326 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U 8327 // .. .. .. .. DATA_1_LSW = 0x4000 8328 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U 8329 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00004000U 8330 // .. .. .. .. 8331 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U), 8332 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8333 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8334 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8335 // .. .. .. .. START: OUTPUT ENABLE 8336 // .. .. .. .. FINISH: OUTPUT ENABLE 8337 // .. .. .. .. START: OUTPUT ENABLE 8338 // .. .. .. .. OP_ENABLE_1 = 0x4000 8339 // .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U 8340 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00004000U 8341 // .. .. .. .. 8342 EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00004000U), 8343 // .. .. .. .. FINISH: OUTPUT ENABLE 8344 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8345 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8346 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8347 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8348 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8349 // .. .. .. .. MASK_1_LSW = 0xbfff 8350 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU 8351 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U 8352 // .. .. .. .. DATA_1_LSW = 0x0 8353 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U 8354 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 8355 // .. .. .. .. 8356 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF0000U), 8357 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8358 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8359 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8360 // .. .. .. .. START: ADD 1 MS DELAY 8361 // .. .. .. .. 8362 EMIT_MASKDELAY(0XF8F00200, 1), 8363 // .. .. .. .. FINISH: ADD 1 MS DELAY 8364 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8365 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8366 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8367 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8368 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8369 // .. .. .. .. MASK_1_LSW = 0xbfff 8370 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU 8371 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U 8372 // .. .. .. .. DATA_1_LSW = 0x4000 8373 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U 8374 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00004000U 8375 // .. .. .. .. 8376 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U), 8377 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8378 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8379 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8380 // .. .. .. FINISH: I2C0 RESET 8381 // .. .. .. START: I2C1 RESET 8382 // .. .. .. .. START: DIR MODE GPIO BANK0 8383 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 8384 // .. .. .. .. START: DIR MODE GPIO BANK1 8385 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 8386 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8387 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8388 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8389 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8390 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8391 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8392 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8393 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8394 // .. .. .. .. START: OUTPUT ENABLE 8395 // .. .. .. .. FINISH: OUTPUT ENABLE 8396 // .. .. .. .. START: OUTPUT ENABLE 8397 // .. .. .. .. FINISH: OUTPUT ENABLE 8398 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8399 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8400 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8401 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8402 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8403 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8404 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8405 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8406 // .. .. .. .. START: ADD 1 MS DELAY 8407 // .. .. .. .. 8408 EMIT_MASKDELAY(0XF8F00200, 1), 8409 // .. .. .. .. FINISH: ADD 1 MS DELAY 8410 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8411 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8412 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8413 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8414 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8415 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8416 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8417 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8418 // .. .. .. FINISH: I2C1 RESET 8419 // .. .. FINISH: I2C RESET 8420 // .. .. START: NOR CHIP SELECT 8421 // .. .. .. START: DIR MODE BANK 0 8422 // .. .. .. FINISH: DIR MODE BANK 0 8423 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8424 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8425 // .. .. .. START: OUTPUT ENABLE BANK 0 8426 // .. .. .. FINISH: OUTPUT ENABLE BANK 0 8427 // .. .. FINISH: NOR CHIP SELECT 8428 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE 8429 // FINISH: top 8430 // 8431 EMIT_EXIT(), 8432 8433 // 8434 }; 8435 8436 unsigned long ps7_post_config_2_0[] = { 8437 // START: top 8438 // .. START: SLCR SETTINGS 8439 // .. UNLOCK_KEY = 0XDF0D 8440 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 8441 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 8442 // .. 8443 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 8444 // .. FINISH: SLCR SETTINGS 8445 // .. START: ENABLING LEVEL SHIFTER 8446 // .. USER_INP_ICT_EN_0 = 3 8447 // .. ==> 0XF8000900[1:0] = 0x00000003U 8448 // .. ==> MASK : 0x00000003U VAL : 0x00000003U 8449 // .. USER_INP_ICT_EN_1 = 3 8450 // .. ==> 0XF8000900[3:2] = 0x00000003U 8451 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU 8452 // .. 8453 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU), 8454 // .. FINISH: ENABLING LEVEL SHIFTER 8455 // .. START: FPGA RESETS TO 0 8456 // .. reserved_3 = 0 8457 // .. ==> 0XF8000240[31:25] = 0x00000000U 8458 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U 8459 // .. FPGA_ACP_RST = 0 8460 // .. ==> 0XF8000240[24:24] = 0x00000000U 8461 // .. ==> MASK : 0x01000000U VAL : 0x00000000U 8462 // .. FPGA_AXDS3_RST = 0 8463 // .. ==> 0XF8000240[23:23] = 0x00000000U 8464 // .. ==> MASK : 0x00800000U VAL : 0x00000000U 8465 // .. FPGA_AXDS2_RST = 0 8466 // .. ==> 0XF8000240[22:22] = 0x00000000U 8467 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 8468 // .. FPGA_AXDS1_RST = 0 8469 // .. ==> 0XF8000240[21:21] = 0x00000000U 8470 // .. ==> MASK : 0x00200000U VAL : 0x00000000U 8471 // .. FPGA_AXDS0_RST = 0 8472 // .. ==> 0XF8000240[20:20] = 0x00000000U 8473 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 8474 // .. reserved_2 = 0 8475 // .. ==> 0XF8000240[19:18] = 0x00000000U 8476 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U 8477 // .. FSSW1_FPGA_RST = 0 8478 // .. ==> 0XF8000240[17:17] = 0x00000000U 8479 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 8480 // .. FSSW0_FPGA_RST = 0 8481 // .. ==> 0XF8000240[16:16] = 0x00000000U 8482 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 8483 // .. reserved_1 = 0 8484 // .. ==> 0XF8000240[15:14] = 0x00000000U 8485 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U 8486 // .. FPGA_FMSW1_RST = 0 8487 // .. ==> 0XF8000240[13:13] = 0x00000000U 8488 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 8489 // .. FPGA_FMSW0_RST = 0 8490 // .. ==> 0XF8000240[12:12] = 0x00000000U 8491 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 8492 // .. FPGA_DMA3_RST = 0 8493 // .. ==> 0XF8000240[11:11] = 0x00000000U 8494 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 8495 // .. FPGA_DMA2_RST = 0 8496 // .. ==> 0XF8000240[10:10] = 0x00000000U 8497 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 8498 // .. FPGA_DMA1_RST = 0 8499 // .. ==> 0XF8000240[9:9] = 0x00000000U 8500 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 8501 // .. FPGA_DMA0_RST = 0 8502 // .. ==> 0XF8000240[8:8] = 0x00000000U 8503 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 8504 // .. reserved = 0 8505 // .. ==> 0XF8000240[7:4] = 0x00000000U 8506 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U 8507 // .. FPGA3_OUT_RST = 0 8508 // .. ==> 0XF8000240[3:3] = 0x00000000U 8509 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 8510 // .. FPGA2_OUT_RST = 0 8511 // .. ==> 0XF8000240[2:2] = 0x00000000U 8512 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 8513 // .. FPGA1_OUT_RST = 0 8514 // .. ==> 0XF8000240[1:1] = 0x00000000U 8515 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 8516 // .. FPGA0_OUT_RST = 0 8517 // .. ==> 0XF8000240[0:0] = 0x00000000U 8518 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 8519 // .. 8520 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U), 8521 // .. FINISH: FPGA RESETS TO 0 8522 // .. START: AFI REGISTERS 8523 // .. .. START: AFI0 REGISTERS 8524 // .. .. FINISH: AFI0 REGISTERS 8525 // .. .. START: AFI1 REGISTERS 8526 // .. .. FINISH: AFI1 REGISTERS 8527 // .. .. START: AFI2 REGISTERS 8528 // .. .. FINISH: AFI2 REGISTERS 8529 // .. .. START: AFI3 REGISTERS 8530 // .. .. FINISH: AFI3 REGISTERS 8531 // .. FINISH: AFI REGISTERS 8532 // .. START: LOCK IT BACK 8533 // .. LOCK_KEY = 0X767B 8534 // .. ==> 0XF8000004[15:0] = 0x0000767BU 8535 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 8536 // .. 8537 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 8538 // .. FINISH: LOCK IT BACK 8539 // FINISH: top 8540 // 8541 EMIT_EXIT(), 8542 8543 // 8544 }; 8545 8546 8547 unsigned long ps7_pll_init_data_1_0[] = { 8548 // START: top 8549 // .. START: SLCR SETTINGS 8550 // .. UNLOCK_KEY = 0XDF0D 8551 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 8552 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 8553 // .. 8554 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 8555 // .. FINISH: SLCR SETTINGS 8556 // .. START: PLL SLCR REGISTERS 8557 // .. .. START: ARM PLL INIT 8558 // .. .. PLL_RES = 0x2 8559 // .. .. ==> 0XF8000110[7:4] = 0x00000002U 8560 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 8561 // .. .. PLL_CP = 0x2 8562 // .. .. ==> 0XF8000110[11:8] = 0x00000002U 8563 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8564 // .. .. LOCK_CNT = 0xfa 8565 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU 8566 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U 8567 // .. .. 8568 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U), 8569 // .. .. .. START: UPDATE FB_DIV 8570 // .. .. .. PLL_FDIV = 0x28 8571 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U 8572 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U 8573 // .. .. .. 8574 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U), 8575 // .. .. .. FINISH: UPDATE FB_DIV 8576 // .. .. .. START: BY PASS PLL 8577 // .. .. .. PLL_BYPASS_FORCE = 1 8578 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U 8579 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 8580 // .. .. .. 8581 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U), 8582 // .. .. .. FINISH: BY PASS PLL 8583 // .. .. .. START: ASSERT RESET 8584 // .. .. .. PLL_RESET = 1 8585 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U 8586 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8587 // .. .. .. 8588 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U), 8589 // .. .. .. FINISH: ASSERT RESET 8590 // .. .. .. START: DEASSERT RESET 8591 // .. .. .. PLL_RESET = 0 8592 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U 8593 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8594 // .. .. .. 8595 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U), 8596 // .. .. .. FINISH: DEASSERT RESET 8597 // .. .. .. START: CHECK PLL STATUS 8598 // .. .. .. ARM_PLL_LOCK = 1 8599 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U 8600 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8601 // .. .. .. 8602 EMIT_MASKPOLL(0XF800010C, 0x00000001U), 8603 // .. .. .. FINISH: CHECK PLL STATUS 8604 // .. .. .. START: REMOVE PLL BY PASS 8605 // .. .. .. PLL_BYPASS_FORCE = 0 8606 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U 8607 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8608 // .. .. .. 8609 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U), 8610 // .. .. .. FINISH: REMOVE PLL BY PASS 8611 // .. .. .. SRCSEL = 0x0 8612 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U 8613 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 8614 // .. .. .. DIVISOR = 0x2 8615 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U 8616 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U 8617 // .. .. .. CPU_6OR4XCLKACT = 0x1 8618 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U 8619 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 8620 // .. .. .. CPU_3OR2XCLKACT = 0x1 8621 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U 8622 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U 8623 // .. .. .. CPU_2XCLKACT = 0x1 8624 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U 8625 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 8626 // .. .. .. CPU_1XCLKACT = 0x1 8627 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U 8628 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 8629 // .. .. .. CPU_PERI_CLKACT = 0x1 8630 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U 8631 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 8632 // .. .. .. 8633 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U), 8634 // .. .. FINISH: ARM PLL INIT 8635 // .. .. START: DDR PLL INIT 8636 // .. .. PLL_RES = 0x2 8637 // .. .. ==> 0XF8000114[7:4] = 0x00000002U 8638 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 8639 // .. .. PLL_CP = 0x2 8640 // .. .. ==> 0XF8000114[11:8] = 0x00000002U 8641 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8642 // .. .. LOCK_CNT = 0x12c 8643 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU 8644 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U 8645 // .. .. 8646 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U), 8647 // .. .. .. START: UPDATE FB_DIV 8648 // .. .. .. PLL_FDIV = 0x20 8649 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U 8650 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U 8651 // .. .. .. 8652 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U), 8653 // .. .. .. FINISH: UPDATE FB_DIV 8654 // .. .. .. START: BY PASS PLL 8655 // .. .. .. PLL_BYPASS_FORCE = 1 8656 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U 8657 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 8658 // .. .. .. 8659 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U), 8660 // .. .. .. FINISH: BY PASS PLL 8661 // .. .. .. START: ASSERT RESET 8662 // .. .. .. PLL_RESET = 1 8663 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U 8664 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8665 // .. .. .. 8666 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U), 8667 // .. .. .. FINISH: ASSERT RESET 8668 // .. .. .. START: DEASSERT RESET 8669 // .. .. .. PLL_RESET = 0 8670 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U 8671 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8672 // .. .. .. 8673 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U), 8674 // .. .. .. FINISH: DEASSERT RESET 8675 // .. .. .. START: CHECK PLL STATUS 8676 // .. .. .. DDR_PLL_LOCK = 1 8677 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U 8678 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 8679 // .. .. .. 8680 EMIT_MASKPOLL(0XF800010C, 0x00000002U), 8681 // .. .. .. FINISH: CHECK PLL STATUS 8682 // .. .. .. START: REMOVE PLL BY PASS 8683 // .. .. .. PLL_BYPASS_FORCE = 0 8684 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U 8685 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8686 // .. .. .. 8687 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U), 8688 // .. .. .. FINISH: REMOVE PLL BY PASS 8689 // .. .. .. DDR_3XCLKACT = 0x1 8690 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U 8691 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8692 // .. .. .. DDR_2XCLKACT = 0x1 8693 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U 8694 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 8695 // .. .. .. DDR_3XCLK_DIVISOR = 0x2 8696 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U 8697 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U 8698 // .. .. .. DDR_2XCLK_DIVISOR = 0x3 8699 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U 8700 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U 8701 // .. .. .. 8702 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U), 8703 // .. .. FINISH: DDR PLL INIT 8704 // .. .. START: IO PLL INIT 8705 // .. .. PLL_RES = 0xc 8706 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU 8707 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U 8708 // .. .. PLL_CP = 0x2 8709 // .. .. ==> 0XF8000118[11:8] = 0x00000002U 8710 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8711 // .. .. LOCK_CNT = 0x145 8712 // .. .. ==> 0XF8000118[21:12] = 0x00000145U 8713 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U 8714 // .. .. 8715 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U), 8716 // .. .. .. START: UPDATE FB_DIV 8717 // .. .. .. PLL_FDIV = 0x1e 8718 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU 8719 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U 8720 // .. .. .. 8721 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U), 8722 // .. .. .. FINISH: UPDATE FB_DIV 8723 // .. .. .. START: BY PASS PLL 8724 // .. .. .. PLL_BYPASS_FORCE = 1 8725 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U 8726 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 8727 // .. .. .. 8728 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U), 8729 // .. .. .. FINISH: BY PASS PLL 8730 // .. .. .. START: ASSERT RESET 8731 // .. .. .. PLL_RESET = 1 8732 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U 8733 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8734 // .. .. .. 8735 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U), 8736 // .. .. .. FINISH: ASSERT RESET 8737 // .. .. .. START: DEASSERT RESET 8738 // .. .. .. PLL_RESET = 0 8739 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U 8740 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8741 // .. .. .. 8742 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U), 8743 // .. .. .. FINISH: DEASSERT RESET 8744 // .. .. .. START: CHECK PLL STATUS 8745 // .. .. .. IO_PLL_LOCK = 1 8746 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U 8747 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 8748 // .. .. .. 8749 EMIT_MASKPOLL(0XF800010C, 0x00000004U), 8750 // .. .. .. FINISH: CHECK PLL STATUS 8751 // .. .. .. START: REMOVE PLL BY PASS 8752 // .. .. .. PLL_BYPASS_FORCE = 0 8753 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U 8754 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8755 // .. .. .. 8756 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U), 8757 // .. .. .. FINISH: REMOVE PLL BY PASS 8758 // .. .. FINISH: IO PLL INIT 8759 // .. FINISH: PLL SLCR REGISTERS 8760 // .. START: LOCK IT BACK 8761 // .. LOCK_KEY = 0X767B 8762 // .. ==> 0XF8000004[15:0] = 0x0000767BU 8763 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 8764 // .. 8765 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 8766 // .. FINISH: LOCK IT BACK 8767 // FINISH: top 8768 // 8769 EMIT_EXIT(), 8770 8771 // 8772 }; 8773 8774 unsigned long ps7_clock_init_data_1_0[] = { 8775 // START: top 8776 // .. START: SLCR SETTINGS 8777 // .. UNLOCK_KEY = 0XDF0D 8778 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 8779 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 8780 // .. 8781 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 8782 // .. FINISH: SLCR SETTINGS 8783 // .. START: CLOCK CONTROL SLCR REGISTERS 8784 // .. CLKACT = 0x1 8785 // .. ==> 0XF8000128[0:0] = 0x00000001U 8786 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8787 // .. DIVISOR0 = 0x23 8788 // .. ==> 0XF8000128[13:8] = 0x00000023U 8789 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U 8790 // .. DIVISOR1 = 0x3 8791 // .. ==> 0XF8000128[25:20] = 0x00000003U 8792 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U 8793 // .. 8794 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U), 8795 // .. CLKACT = 0x1 8796 // .. ==> 0XF8000138[0:0] = 0x00000001U 8797 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8798 // .. SRCSEL = 0x0 8799 // .. ==> 0XF8000138[4:4] = 0x00000000U 8800 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 8801 // .. 8802 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U), 8803 // .. CLKACT = 0x1 8804 // .. ==> 0XF8000140[0:0] = 0x00000001U 8805 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8806 // .. SRCSEL = 0x0 8807 // .. ==> 0XF8000140[6:4] = 0x00000000U 8808 // .. ==> MASK : 0x00000070U VAL : 0x00000000U 8809 // .. DIVISOR = 0x8 8810 // .. ==> 0XF8000140[13:8] = 0x00000008U 8811 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U 8812 // .. DIVISOR1 = 0x5 8813 // .. ==> 0XF8000140[25:20] = 0x00000005U 8814 // .. ==> MASK : 0x03F00000U VAL : 0x00500000U 8815 // .. 8816 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U), 8817 // .. CLKACT = 0x1 8818 // .. ==> 0XF800014C[0:0] = 0x00000001U 8819 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8820 // .. SRCSEL = 0x0 8821 // .. ==> 0XF800014C[5:4] = 0x00000000U 8822 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8823 // .. DIVISOR = 0x5 8824 // .. ==> 0XF800014C[13:8] = 0x00000005U 8825 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 8826 // .. 8827 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U), 8828 // .. CLKACT0 = 0x1 8829 // .. ==> 0XF8000150[0:0] = 0x00000001U 8830 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8831 // .. CLKACT1 = 0x0 8832 // .. ==> 0XF8000150[1:1] = 0x00000000U 8833 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 8834 // .. SRCSEL = 0x0 8835 // .. ==> 0XF8000150[5:4] = 0x00000000U 8836 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8837 // .. DIVISOR = 0x14 8838 // .. ==> 0XF8000150[13:8] = 0x00000014U 8839 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8840 // .. 8841 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U), 8842 // .. CLKACT0 = 0x0 8843 // .. ==> 0XF8000154[0:0] = 0x00000000U 8844 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 8845 // .. CLKACT1 = 0x1 8846 // .. ==> 0XF8000154[1:1] = 0x00000001U 8847 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 8848 // .. SRCSEL = 0x0 8849 // .. ==> 0XF8000154[5:4] = 0x00000000U 8850 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8851 // .. DIVISOR = 0x14 8852 // .. ==> 0XF8000154[13:8] = 0x00000014U 8853 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8854 // .. 8855 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U), 8856 // .. CLKACT = 0x1 8857 // .. ==> 0XF8000168[0:0] = 0x00000001U 8858 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8859 // .. SRCSEL = 0x0 8860 // .. ==> 0XF8000168[5:4] = 0x00000000U 8861 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8862 // .. DIVISOR = 0x5 8863 // .. ==> 0XF8000168[13:8] = 0x00000005U 8864 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 8865 // .. 8866 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U), 8867 // .. SRCSEL = 0x0 8868 // .. ==> 0XF8000170[5:4] = 0x00000000U 8869 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8870 // .. DIVISOR0 = 0x14 8871 // .. ==> 0XF8000170[13:8] = 0x00000014U 8872 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8873 // .. DIVISOR1 = 0x1 8874 // .. ==> 0XF8000170[25:20] = 0x00000001U 8875 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8876 // .. 8877 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U), 8878 // .. SRCSEL = 0x0 8879 // .. ==> 0XF8000180[5:4] = 0x00000000U 8880 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8881 // .. DIVISOR0 = 0x14 8882 // .. ==> 0XF8000180[13:8] = 0x00000014U 8883 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8884 // .. DIVISOR1 = 0x1 8885 // .. ==> 0XF8000180[25:20] = 0x00000001U 8886 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8887 // .. 8888 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U), 8889 // .. SRCSEL = 0x0 8890 // .. ==> 0XF8000190[5:4] = 0x00000000U 8891 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8892 // .. DIVISOR0 = 0x14 8893 // .. ==> 0XF8000190[13:8] = 0x00000014U 8894 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8895 // .. DIVISOR1 = 0x1 8896 // .. ==> 0XF8000190[25:20] = 0x00000001U 8897 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8898 // .. 8899 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U), 8900 // .. SRCSEL = 0x0 8901 // .. ==> 0XF80001A0[5:4] = 0x00000000U 8902 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8903 // .. DIVISOR0 = 0x14 8904 // .. ==> 0XF80001A0[13:8] = 0x00000014U 8905 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8906 // .. DIVISOR1 = 0x1 8907 // .. ==> 0XF80001A0[25:20] = 0x00000001U 8908 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8909 // .. 8910 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U), 8911 // .. CLK_621_TRUE = 0x1 8912 // .. ==> 0XF80001C4[0:0] = 0x00000001U 8913 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8914 // .. 8915 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U), 8916 // .. DMA_CPU_2XCLKACT = 0x1 8917 // .. ==> 0XF800012C[0:0] = 0x00000001U 8918 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8919 // .. USB0_CPU_1XCLKACT = 0x1 8920 // .. ==> 0XF800012C[2:2] = 0x00000001U 8921 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 8922 // .. USB1_CPU_1XCLKACT = 0x1 8923 // .. ==> 0XF800012C[3:3] = 0x00000001U 8924 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 8925 // .. GEM0_CPU_1XCLKACT = 0x1 8926 // .. ==> 0XF800012C[6:6] = 0x00000001U 8927 // .. ==> MASK : 0x00000040U VAL : 0x00000040U 8928 // .. GEM1_CPU_1XCLKACT = 0x0 8929 // .. ==> 0XF800012C[7:7] = 0x00000000U 8930 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 8931 // .. SDI0_CPU_1XCLKACT = 0x1 8932 // .. ==> 0XF800012C[10:10] = 0x00000001U 8933 // .. ==> MASK : 0x00000400U VAL : 0x00000400U 8934 // .. SDI1_CPU_1XCLKACT = 0x0 8935 // .. ==> 0XF800012C[11:11] = 0x00000000U 8936 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 8937 // .. SPI0_CPU_1XCLKACT = 0x0 8938 // .. ==> 0XF800012C[14:14] = 0x00000000U 8939 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 8940 // .. SPI1_CPU_1XCLKACT = 0x0 8941 // .. ==> 0XF800012C[15:15] = 0x00000000U 8942 // .. ==> MASK : 0x00008000U VAL : 0x00000000U 8943 // .. CAN0_CPU_1XCLKACT = 0x0 8944 // .. ==> 0XF800012C[16:16] = 0x00000000U 8945 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 8946 // .. CAN1_CPU_1XCLKACT = 0x0 8947 // .. ==> 0XF800012C[17:17] = 0x00000000U 8948 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 8949 // .. I2C0_CPU_1XCLKACT = 0x1 8950 // .. ==> 0XF800012C[18:18] = 0x00000001U 8951 // .. ==> MASK : 0x00040000U VAL : 0x00040000U 8952 // .. I2C1_CPU_1XCLKACT = 0x1 8953 // .. ==> 0XF800012C[19:19] = 0x00000001U 8954 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 8955 // .. UART0_CPU_1XCLKACT = 0x0 8956 // .. ==> 0XF800012C[20:20] = 0x00000000U 8957 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 8958 // .. UART1_CPU_1XCLKACT = 0x1 8959 // .. ==> 0XF800012C[21:21] = 0x00000001U 8960 // .. ==> MASK : 0x00200000U VAL : 0x00200000U 8961 // .. GPIO_CPU_1XCLKACT = 0x1 8962 // .. ==> 0XF800012C[22:22] = 0x00000001U 8963 // .. ==> MASK : 0x00400000U VAL : 0x00400000U 8964 // .. LQSPI_CPU_1XCLKACT = 0x1 8965 // .. ==> 0XF800012C[23:23] = 0x00000001U 8966 // .. ==> MASK : 0x00800000U VAL : 0x00800000U 8967 // .. SMC_CPU_1XCLKACT = 0x1 8968 // .. ==> 0XF800012C[24:24] = 0x00000001U 8969 // .. ==> MASK : 0x01000000U VAL : 0x01000000U 8970 // .. 8971 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU), 8972 // .. FINISH: CLOCK CONTROL SLCR REGISTERS 8973 // .. START: THIS SHOULD BE BLANK 8974 // .. FINISH: THIS SHOULD BE BLANK 8975 // .. START: LOCK IT BACK 8976 // .. LOCK_KEY = 0X767B 8977 // .. ==> 0XF8000004[15:0] = 0x0000767BU 8978 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 8979 // .. 8980 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 8981 // .. FINISH: LOCK IT BACK 8982 // FINISH: top 8983 // 8984 EMIT_EXIT(), 8985 8986 // 8987 }; 8988 8989 unsigned long ps7_ddr_init_data_1_0[] = { 8990 // START: top 8991 // .. START: DDR INITIALIZATION 8992 // .. .. START: LOCK DDR 8993 // .. .. reg_ddrc_soft_rstb = 0 8994 // .. .. ==> 0XF8006000[0:0] = 0x00000000U 8995 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8996 // .. .. reg_ddrc_powerdown_en = 0x0 8997 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 8998 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 8999 // .. .. reg_ddrc_data_bus_width = 0x0 9000 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 9001 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 9002 // .. .. reg_ddrc_burst8_refresh = 0x0 9003 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 9004 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 9005 // .. .. reg_ddrc_rdwr_idle_gap = 0x1 9006 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 9007 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 9008 // .. .. reg_ddrc_dis_rd_bypass = 0x0 9009 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 9010 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 9011 // .. .. reg_ddrc_dis_act_bypass = 0x0 9012 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 9013 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 9014 // .. .. reg_ddrc_dis_auto_refresh = 0x0 9015 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 9016 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9017 // .. .. 9018 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U), 9019 // .. .. FINISH: LOCK DDR 9020 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81 9021 // .. .. ==> 0XF8006004[11:0] = 0x00000081U 9022 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U 9023 // .. .. reg_ddrc_active_ranks = 0x1 9024 // .. .. ==> 0XF8006004[13:12] = 0x00000001U 9025 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U 9026 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 9027 // .. .. ==> 0XF8006004[18:14] = 0x00000000U 9028 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U 9029 // .. .. reg_ddrc_wr_odt_block = 0x1 9030 // .. .. ==> 0XF8006004[20:19] = 0x00000001U 9031 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U 9032 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0 9033 // .. .. ==> 0XF8006004[21:21] = 0x00000000U 9034 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 9035 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0 9036 // .. .. ==> 0XF8006004[26:22] = 0x00000000U 9037 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U 9038 // .. .. reg_ddrc_addrmap_open_bank = 0x0 9039 // .. .. ==> 0XF8006004[27:27] = 0x00000000U 9040 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 9041 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0 9042 // .. .. ==> 0XF8006004[28:28] = 0x00000000U 9043 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 9044 // .. .. 9045 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U), 9046 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf 9047 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU 9048 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU 9049 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf 9050 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU 9051 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U 9052 // .. .. reg_ddrc_hpr_xact_run_length = 0xf 9053 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU 9054 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U 9055 // .. .. 9056 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU), 9057 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 9058 // .. .. ==> 0XF800600C[10:0] = 0x00000001U 9059 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 9060 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 9061 // .. .. ==> 0XF800600C[21:11] = 0x00000002U 9062 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U 9063 // .. .. reg_ddrc_lpr_xact_run_length = 0x8 9064 // .. .. ==> 0XF800600C[25:22] = 0x00000008U 9065 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U 9066 // .. .. 9067 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U), 9068 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 9069 // .. .. ==> 0XF8006010[10:0] = 0x00000001U 9070 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 9071 // .. .. reg_ddrc_w_xact_run_length = 0x8 9072 // .. .. ==> 0XF8006010[14:11] = 0x00000008U 9073 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U 9074 // .. .. reg_ddrc_w_max_starve_x32 = 0x2 9075 // .. .. ==> 0XF8006010[25:15] = 0x00000002U 9076 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U 9077 // .. .. 9078 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U), 9079 // .. .. reg_ddrc_t_rc = 0x1b 9080 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU 9081 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU 9082 // .. .. reg_ddrc_t_rfc_min = 0x56 9083 // .. .. ==> 0XF8006014[13:6] = 0x00000056U 9084 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U 9085 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 9086 // .. .. ==> 0XF8006014[20:14] = 0x00000010U 9087 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U 9088 // .. .. 9089 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU), 9090 // .. .. reg_ddrc_wr2pre = 0x12 9091 // .. .. ==> 0XF8006018[4:0] = 0x00000012U 9092 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U 9093 // .. .. reg_ddrc_powerdown_to_x32 = 0x6 9094 // .. .. ==> 0XF8006018[9:5] = 0x00000006U 9095 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U 9096 // .. .. reg_ddrc_t_faw = 0x10 9097 // .. .. ==> 0XF8006018[15:10] = 0x00000010U 9098 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00004000U 9099 // .. .. reg_ddrc_t_ras_max = 0x24 9100 // .. .. ==> 0XF8006018[21:16] = 0x00000024U 9101 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U 9102 // .. .. reg_ddrc_t_ras_min = 0x14 9103 // .. .. ==> 0XF8006018[26:22] = 0x00000014U 9104 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U 9105 // .. .. reg_ddrc_t_cke = 0x4 9106 // .. .. ==> 0XF8006018[31:28] = 0x00000004U 9107 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U 9108 // .. .. 9109 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U), 9110 // .. .. reg_ddrc_write_latency = 0x5 9111 // .. .. ==> 0XF800601C[4:0] = 0x00000005U 9112 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U 9113 // .. .. reg_ddrc_rd2wr = 0x7 9114 // .. .. ==> 0XF800601C[9:5] = 0x00000007U 9115 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U 9116 // .. .. reg_ddrc_wr2rd = 0xe 9117 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU 9118 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U 9119 // .. .. reg_ddrc_t_xp = 0x4 9120 // .. .. ==> 0XF800601C[19:15] = 0x00000004U 9121 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U 9122 // .. .. reg_ddrc_pad_pd = 0x0 9123 // .. .. ==> 0XF800601C[22:20] = 0x00000000U 9124 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U 9125 // .. .. reg_ddrc_rd2pre = 0x4 9126 // .. .. ==> 0XF800601C[27:23] = 0x00000004U 9127 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U 9128 // .. .. reg_ddrc_t_rcd = 0x7 9129 // .. .. ==> 0XF800601C[31:28] = 0x00000007U 9130 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 9131 // .. .. 9132 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U), 9133 // .. .. reg_ddrc_t_ccd = 0x4 9134 // .. .. ==> 0XF8006020[4:2] = 0x00000004U 9135 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U 9136 // .. .. reg_ddrc_t_rrd = 0x4 9137 // .. .. ==> 0XF8006020[7:5] = 0x00000004U 9138 // .. .. ==> MASK : 0x000000E0U VAL : 0x00000080U 9139 // .. .. reg_ddrc_refresh_margin = 0x2 9140 // .. .. ==> 0XF8006020[11:8] = 0x00000002U 9141 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 9142 // .. .. reg_ddrc_t_rp = 0x7 9143 // .. .. ==> 0XF8006020[15:12] = 0x00000007U 9144 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U 9145 // .. .. reg_ddrc_refresh_to_x32 = 0x8 9146 // .. .. ==> 0XF8006020[20:16] = 0x00000008U 9147 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U 9148 // .. .. reg_ddrc_sdram = 0x1 9149 // .. .. ==> 0XF8006020[21:21] = 0x00000001U 9150 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U 9151 // .. .. reg_ddrc_mobile = 0x0 9152 // .. .. ==> 0XF8006020[22:22] = 0x00000000U 9153 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 9154 // .. .. reg_ddrc_clock_stop_en = 0x0 9155 // .. .. ==> 0XF8006020[23:23] = 0x00000000U 9156 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 9157 // .. .. reg_ddrc_read_latency = 0x7 9158 // .. .. ==> 0XF8006020[28:24] = 0x00000007U 9159 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U 9160 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1 9161 // .. .. ==> 0XF8006020[29:29] = 0x00000001U 9162 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U 9163 // .. .. reg_ddrc_dis_pad_pd = 0x0 9164 // .. .. ==> 0XF8006020[30:30] = 0x00000000U 9165 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 9166 // .. .. reg_ddrc_loopback = 0x0 9167 // .. .. ==> 0XF8006020[31:31] = 0x00000000U 9168 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 9169 // .. .. 9170 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U), 9171 // .. .. reg_ddrc_en_2t_timing_mode = 0x0 9172 // .. .. ==> 0XF8006024[0:0] = 0x00000000U 9173 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9174 // .. .. reg_ddrc_prefer_write = 0x0 9175 // .. .. ==> 0XF8006024[1:1] = 0x00000000U 9176 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9177 // .. .. reg_ddrc_max_rank_rd = 0xf 9178 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU 9179 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU 9180 // .. .. reg_ddrc_mr_wr = 0x0 9181 // .. .. ==> 0XF8006024[6:6] = 0x00000000U 9182 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 9183 // .. .. reg_ddrc_mr_addr = 0x0 9184 // .. .. ==> 0XF8006024[8:7] = 0x00000000U 9185 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U 9186 // .. .. reg_ddrc_mr_data = 0x0 9187 // .. .. ==> 0XF8006024[24:9] = 0x00000000U 9188 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U 9189 // .. .. ddrc_reg_mr_wr_busy = 0x0 9190 // .. .. ==> 0XF8006024[25:25] = 0x00000000U 9191 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 9192 // .. .. reg_ddrc_mr_type = 0x0 9193 // .. .. ==> 0XF8006024[26:26] = 0x00000000U 9194 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 9195 // .. .. reg_ddrc_mr_rdata_valid = 0x0 9196 // .. .. ==> 0XF8006024[27:27] = 0x00000000U 9197 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 9198 // .. .. 9199 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU), 9200 // .. .. reg_ddrc_final_wait_x32 = 0x7 9201 // .. .. ==> 0XF8006028[6:0] = 0x00000007U 9202 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U 9203 // .. .. reg_ddrc_pre_ocd_x32 = 0x0 9204 // .. .. ==> 0XF8006028[10:7] = 0x00000000U 9205 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U 9206 // .. .. reg_ddrc_t_mrd = 0x4 9207 // .. .. ==> 0XF8006028[13:11] = 0x00000004U 9208 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U 9209 // .. .. 9210 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U), 9211 // .. .. reg_ddrc_emr2 = 0x8 9212 // .. .. ==> 0XF800602C[15:0] = 0x00000008U 9213 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U 9214 // .. .. reg_ddrc_emr3 = 0x0 9215 // .. .. ==> 0XF800602C[31:16] = 0x00000000U 9216 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U 9217 // .. .. 9218 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U), 9219 // .. .. reg_ddrc_mr = 0x930 9220 // .. .. ==> 0XF8006030[15:0] = 0x00000930U 9221 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U 9222 // .. .. reg_ddrc_emr = 0x4 9223 // .. .. ==> 0XF8006030[31:16] = 0x00000004U 9224 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U 9225 // .. .. 9226 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U), 9227 // .. .. reg_ddrc_burst_rdwr = 0x4 9228 // .. .. ==> 0XF8006034[3:0] = 0x00000004U 9229 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U 9230 // .. .. reg_ddrc_pre_cke_x1024 = 0x105 9231 // .. .. ==> 0XF8006034[13:4] = 0x00000105U 9232 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U 9233 // .. .. reg_ddrc_post_cke_x1024 = 0x1 9234 // .. .. ==> 0XF8006034[25:16] = 0x00000001U 9235 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U 9236 // .. .. reg_ddrc_burstchop = 0x0 9237 // .. .. ==> 0XF8006034[28:28] = 0x00000000U 9238 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 9239 // .. .. 9240 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U), 9241 // .. .. reg_ddrc_force_low_pri_n = 0x0 9242 // .. .. ==> 0XF8006038[0:0] = 0x00000000U 9243 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9244 // .. .. reg_ddrc_dis_dq = 0x0 9245 // .. .. ==> 0XF8006038[1:1] = 0x00000000U 9246 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9247 // .. .. reg_phy_debug_mode = 0x0 9248 // .. .. ==> 0XF8006038[6:6] = 0x00000000U 9249 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 9250 // .. .. reg_phy_wr_level_start = 0x0 9251 // .. .. ==> 0XF8006038[7:7] = 0x00000000U 9252 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 9253 // .. .. reg_phy_rd_level_start = 0x0 9254 // .. .. ==> 0XF8006038[8:8] = 0x00000000U 9255 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 9256 // .. .. reg_phy_dq0_wait_t = 0x0 9257 // .. .. ==> 0XF8006038[12:9] = 0x00000000U 9258 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U 9259 // .. .. 9260 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U), 9261 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7 9262 // .. .. ==> 0XF800603C[3:0] = 0x00000007U 9263 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U 9264 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7 9265 // .. .. ==> 0XF800603C[7:4] = 0x00000007U 9266 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U 9267 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7 9268 // .. .. ==> 0XF800603C[11:8] = 0x00000007U 9269 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U 9270 // .. .. reg_ddrc_addrmap_col_b5 = 0x0 9271 // .. .. ==> 0XF800603C[15:12] = 0x00000000U 9272 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 9273 // .. .. reg_ddrc_addrmap_col_b6 = 0x0 9274 // .. .. ==> 0XF800603C[19:16] = 0x00000000U 9275 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 9276 // .. .. 9277 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U), 9278 // .. .. reg_ddrc_addrmap_col_b2 = 0x0 9279 // .. .. ==> 0XF8006040[3:0] = 0x00000000U 9280 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 9281 // .. .. reg_ddrc_addrmap_col_b3 = 0x0 9282 // .. .. ==> 0XF8006040[7:4] = 0x00000000U 9283 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9284 // .. .. reg_ddrc_addrmap_col_b4 = 0x0 9285 // .. .. ==> 0XF8006040[11:8] = 0x00000000U 9286 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 9287 // .. .. reg_ddrc_addrmap_col_b7 = 0x0 9288 // .. .. ==> 0XF8006040[15:12] = 0x00000000U 9289 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 9290 // .. .. reg_ddrc_addrmap_col_b8 = 0x0 9291 // .. .. ==> 0XF8006040[19:16] = 0x00000000U 9292 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 9293 // .. .. reg_ddrc_addrmap_col_b9 = 0xf 9294 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU 9295 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 9296 // .. .. reg_ddrc_addrmap_col_b10 = 0xf 9297 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU 9298 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 9299 // .. .. reg_ddrc_addrmap_col_b11 = 0xf 9300 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU 9301 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U 9302 // .. .. 9303 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U), 9304 // .. .. reg_ddrc_addrmap_row_b0 = 0x6 9305 // .. .. ==> 0XF8006044[3:0] = 0x00000006U 9306 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U 9307 // .. .. reg_ddrc_addrmap_row_b1 = 0x6 9308 // .. .. ==> 0XF8006044[7:4] = 0x00000006U 9309 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U 9310 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 9311 // .. .. ==> 0XF8006044[11:8] = 0x00000006U 9312 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U 9313 // .. .. reg_ddrc_addrmap_row_b12 = 0x6 9314 // .. .. ==> 0XF8006044[15:12] = 0x00000006U 9315 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 9316 // .. .. reg_ddrc_addrmap_row_b13 = 0x6 9317 // .. .. ==> 0XF8006044[19:16] = 0x00000006U 9318 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 9319 // .. .. reg_ddrc_addrmap_row_b14 = 0x6 9320 // .. .. ==> 0XF8006044[23:20] = 0x00000006U 9321 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U 9322 // .. .. reg_ddrc_addrmap_row_b15 = 0xf 9323 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU 9324 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 9325 // .. .. 9326 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U), 9327 // .. .. reg_ddrc_rank0_rd_odt = 0x0 9328 // .. .. ==> 0XF8006048[2:0] = 0x00000000U 9329 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 9330 // .. .. reg_ddrc_rank0_wr_odt = 0x1 9331 // .. .. ==> 0XF8006048[5:3] = 0x00000001U 9332 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U 9333 // .. .. reg_ddrc_rank1_rd_odt = 0x1 9334 // .. .. ==> 0XF8006048[8:6] = 0x00000001U 9335 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U 9336 // .. .. reg_ddrc_rank1_wr_odt = 0x1 9337 // .. .. ==> 0XF8006048[11:9] = 0x00000001U 9338 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U 9339 // .. .. reg_phy_rd_local_odt = 0x0 9340 // .. .. ==> 0XF8006048[13:12] = 0x00000000U 9341 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U 9342 // .. .. reg_phy_wr_local_odt = 0x3 9343 // .. .. ==> 0XF8006048[15:14] = 0x00000003U 9344 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U 9345 // .. .. reg_phy_idle_local_odt = 0x3 9346 // .. .. ==> 0XF8006048[17:16] = 0x00000003U 9347 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U 9348 // .. .. reg_ddrc_rank2_rd_odt = 0x0 9349 // .. .. ==> 0XF8006048[20:18] = 0x00000000U 9350 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U 9351 // .. .. reg_ddrc_rank2_wr_odt = 0x0 9352 // .. .. ==> 0XF8006048[23:21] = 0x00000000U 9353 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U 9354 // .. .. reg_ddrc_rank3_rd_odt = 0x0 9355 // .. .. ==> 0XF8006048[26:24] = 0x00000000U 9356 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U 9357 // .. .. reg_ddrc_rank3_wr_odt = 0x0 9358 // .. .. ==> 0XF8006048[29:27] = 0x00000000U 9359 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U 9360 // .. .. 9361 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U), 9362 // .. .. reg_phy_rd_cmd_to_data = 0x0 9363 // .. .. ==> 0XF8006050[3:0] = 0x00000000U 9364 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 9365 // .. .. reg_phy_wr_cmd_to_data = 0x0 9366 // .. .. ==> 0XF8006050[7:4] = 0x00000000U 9367 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9368 // .. .. reg_phy_rdc_we_to_re_delay = 0x8 9369 // .. .. ==> 0XF8006050[11:8] = 0x00000008U 9370 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U 9371 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0 9372 // .. .. ==> 0XF8006050[15:15] = 0x00000000U 9373 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 9374 // .. .. reg_phy_use_fixed_re = 0x1 9375 // .. .. ==> 0XF8006050[16:16] = 0x00000001U 9376 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 9377 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 9378 // .. .. ==> 0XF8006050[17:17] = 0x00000000U 9379 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9380 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 9381 // .. .. ==> 0XF8006050[18:18] = 0x00000000U 9382 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9383 // .. .. reg_phy_clk_stall_level = 0x0 9384 // .. .. ==> 0XF8006050[19:19] = 0x00000000U 9385 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9386 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 9387 // .. .. ==> 0XF8006050[27:24] = 0x00000007U 9388 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U 9389 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 9390 // .. .. ==> 0XF8006050[31:28] = 0x00000007U 9391 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 9392 // .. .. 9393 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U), 9394 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1 9395 // .. .. ==> 0XF8006058[7:0] = 0x00000001U 9396 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U 9397 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1 9398 // .. .. ==> 0XF8006058[15:8] = 0x00000001U 9399 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U 9400 // .. .. reg_ddrc_dis_dll_calib = 0x0 9401 // .. .. ==> 0XF8006058[16:16] = 0x00000000U 9402 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9403 // .. .. 9404 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U), 9405 // .. .. reg_ddrc_rd_odt_delay = 0x3 9406 // .. .. ==> 0XF800605C[3:0] = 0x00000003U 9407 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U 9408 // .. .. reg_ddrc_wr_odt_delay = 0x0 9409 // .. .. ==> 0XF800605C[7:4] = 0x00000000U 9410 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9411 // .. .. reg_ddrc_rd_odt_hold = 0x0 9412 // .. .. ==> 0XF800605C[11:8] = 0x00000000U 9413 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 9414 // .. .. reg_ddrc_wr_odt_hold = 0x5 9415 // .. .. ==> 0XF800605C[15:12] = 0x00000005U 9416 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U 9417 // .. .. 9418 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U), 9419 // .. .. reg_ddrc_pageclose = 0x0 9420 // .. .. ==> 0XF8006060[0:0] = 0x00000000U 9421 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9422 // .. .. reg_ddrc_lpr_num_entries = 0x1f 9423 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU 9424 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU 9425 // .. .. reg_ddrc_auto_pre_en = 0x0 9426 // .. .. ==> 0XF8006060[7:7] = 0x00000000U 9427 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 9428 // .. .. reg_ddrc_refresh_update_level = 0x0 9429 // .. .. ==> 0XF8006060[8:8] = 0x00000000U 9430 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 9431 // .. .. reg_ddrc_dis_wc = 0x0 9432 // .. .. ==> 0XF8006060[9:9] = 0x00000000U 9433 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 9434 // .. .. reg_ddrc_dis_collision_page_opt = 0x0 9435 // .. .. ==> 0XF8006060[10:10] = 0x00000000U 9436 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9437 // .. .. reg_ddrc_selfref_en = 0x0 9438 // .. .. ==> 0XF8006060[12:12] = 0x00000000U 9439 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U 9440 // .. .. 9441 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU), 9442 // .. .. reg_ddrc_go2critical_hysteresis = 0x0 9443 // .. .. ==> 0XF8006064[12:5] = 0x00000000U 9444 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U 9445 // .. .. reg_arb_go2critical_en = 0x1 9446 // .. .. ==> 0XF8006064[17:17] = 0x00000001U 9447 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U 9448 // .. .. 9449 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U), 9450 // .. .. reg_ddrc_wrlvl_ww = 0x41 9451 // .. .. ==> 0XF8006068[7:0] = 0x00000041U 9452 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U 9453 // .. .. reg_ddrc_rdlvl_rr = 0x41 9454 // .. .. ==> 0XF8006068[15:8] = 0x00000041U 9455 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U 9456 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28 9457 // .. .. ==> 0XF8006068[25:16] = 0x00000028U 9458 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U 9459 // .. .. 9460 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U), 9461 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 9462 // .. .. ==> 0XF800606C[7:0] = 0x00000010U 9463 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U 9464 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 9465 // .. .. ==> 0XF800606C[15:8] = 0x00000016U 9466 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U 9467 // .. .. 9468 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U), 9469 // .. .. refresh_timer0_start_value_x32 = 0x0 9470 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U 9471 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U 9472 // .. .. refresh_timer1_start_value_x32 = 0x8 9473 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U 9474 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U 9475 // .. .. 9476 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U), 9477 // .. .. reg_ddrc_dis_auto_zq = 0x0 9478 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U 9479 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9480 // .. .. reg_ddrc_ddr3 = 0x1 9481 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U 9482 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 9483 // .. .. reg_ddrc_t_mod = 0x200 9484 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U 9485 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U 9486 // .. .. reg_ddrc_t_zq_long_nop = 0x200 9487 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U 9488 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U 9489 // .. .. reg_ddrc_t_zq_short_nop = 0x40 9490 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U 9491 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U 9492 // .. .. 9493 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U), 9494 // .. .. t_zq_short_interval_x1024 = 0xcb73 9495 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U 9496 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U 9497 // .. .. dram_rstn_x1024 = 0x69 9498 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U 9499 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U 9500 // .. .. 9501 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U), 9502 // .. .. deeppowerdown_en = 0x0 9503 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U 9504 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9505 // .. .. deeppowerdown_to_x1024 = 0xff 9506 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU 9507 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU 9508 // .. .. 9509 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU), 9510 // .. .. dfi_wrlvl_max_x1024 = 0xfff 9511 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU 9512 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU 9513 // .. .. dfi_rdlvl_max_x1024 = 0xfff 9514 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU 9515 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U 9516 // .. .. ddrc_reg_twrlvl_max_error = 0x0 9517 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U 9518 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 9519 // .. .. ddrc_reg_trdlvl_max_error = 0x0 9520 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U 9521 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 9522 // .. .. reg_ddrc_dfi_wr_level_en = 0x1 9523 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U 9524 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 9525 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 9526 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U 9527 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 9528 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 9529 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U 9530 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 9531 // .. .. 9532 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU), 9533 // .. .. reg_ddrc_2t_delay = 0x0 9534 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U 9535 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U 9536 // .. .. reg_ddrc_skip_ocd = 0x1 9537 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U 9538 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U 9539 // .. .. reg_ddrc_dis_pre_bypass = 0x0 9540 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U 9541 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9542 // .. .. 9543 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U), 9544 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6 9545 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U 9546 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U 9547 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 9548 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U 9549 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U 9550 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 9551 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U 9552 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U 9553 // .. .. 9554 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U), 9555 // .. .. START: RESET ECC ERROR 9556 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 9557 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U 9558 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9559 // .. .. Clear_Correctable_DRAM_ECC_error = 1 9560 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U 9561 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 9562 // .. .. 9563 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U), 9564 // .. .. FINISH: RESET ECC ERROR 9565 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 9566 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U 9567 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9568 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0 9569 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U 9570 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9571 // .. .. 9572 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U), 9573 // .. .. CORR_ECC_LOG_VALID = 0x0 9574 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U 9575 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9576 // .. .. ECC_CORRECTED_BIT_NUM = 0x0 9577 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U 9578 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U 9579 // .. .. 9580 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U), 9581 // .. .. UNCORR_ECC_LOG_VALID = 0x0 9582 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U 9583 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9584 // .. .. 9585 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U), 9586 // .. .. STAT_NUM_CORR_ERR = 0x0 9587 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U 9588 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U 9589 // .. .. STAT_NUM_UNCORR_ERR = 0x0 9590 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U 9591 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U 9592 // .. .. 9593 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U), 9594 // .. .. reg_ddrc_ecc_mode = 0x0 9595 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U 9596 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 9597 // .. .. reg_ddrc_dis_scrub = 0x1 9598 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U 9599 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 9600 // .. .. 9601 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U), 9602 // .. .. reg_phy_dif_on = 0x0 9603 // .. .. ==> 0XF8006114[3:0] = 0x00000000U 9604 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 9605 // .. .. reg_phy_dif_off = 0x0 9606 // .. .. ==> 0XF8006114[7:4] = 0x00000000U 9607 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9608 // .. .. 9609 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U), 9610 // .. .. reg_phy_data_slice_in_use = 0x1 9611 // .. .. ==> 0XF8006118[0:0] = 0x00000001U 9612 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9613 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9614 // .. .. ==> 0XF8006118[1:1] = 0x00000000U 9615 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9616 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9617 // .. .. ==> 0XF8006118[2:2] = 0x00000000U 9618 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9619 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9620 // .. .. ==> 0XF8006118[3:3] = 0x00000000U 9621 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9622 // .. .. reg_phy_board_lpbk_tx = 0x0 9623 // .. .. ==> 0XF8006118[4:4] = 0x00000000U 9624 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9625 // .. .. reg_phy_board_lpbk_rx = 0x0 9626 // .. .. ==> 0XF8006118[5:5] = 0x00000000U 9627 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9628 // .. .. reg_phy_bist_shift_dq = 0x0 9629 // .. .. ==> 0XF8006118[14:6] = 0x00000000U 9630 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9631 // .. .. reg_phy_bist_err_clr = 0x0 9632 // .. .. ==> 0XF8006118[23:15] = 0x00000000U 9633 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9634 // .. .. reg_phy_dq_offset = 0x40 9635 // .. .. ==> 0XF8006118[30:24] = 0x00000040U 9636 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9637 // .. .. 9638 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U), 9639 // .. .. reg_phy_data_slice_in_use = 0x1 9640 // .. .. ==> 0XF800611C[0:0] = 0x00000001U 9641 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9642 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9643 // .. .. ==> 0XF800611C[1:1] = 0x00000000U 9644 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9645 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9646 // .. .. ==> 0XF800611C[2:2] = 0x00000000U 9647 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9648 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9649 // .. .. ==> 0XF800611C[3:3] = 0x00000000U 9650 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9651 // .. .. reg_phy_board_lpbk_tx = 0x0 9652 // .. .. ==> 0XF800611C[4:4] = 0x00000000U 9653 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9654 // .. .. reg_phy_board_lpbk_rx = 0x0 9655 // .. .. ==> 0XF800611C[5:5] = 0x00000000U 9656 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9657 // .. .. reg_phy_bist_shift_dq = 0x0 9658 // .. .. ==> 0XF800611C[14:6] = 0x00000000U 9659 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9660 // .. .. reg_phy_bist_err_clr = 0x0 9661 // .. .. ==> 0XF800611C[23:15] = 0x00000000U 9662 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9663 // .. .. reg_phy_dq_offset = 0x40 9664 // .. .. ==> 0XF800611C[30:24] = 0x00000040U 9665 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9666 // .. .. 9667 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U), 9668 // .. .. reg_phy_data_slice_in_use = 0x1 9669 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 9670 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9671 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9672 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 9673 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9674 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9675 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 9676 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9677 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9678 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 9679 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9680 // .. .. reg_phy_board_lpbk_tx = 0x0 9681 // .. .. ==> 0XF8006120[4:4] = 0x00000000U 9682 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9683 // .. .. reg_phy_board_lpbk_rx = 0x0 9684 // .. .. ==> 0XF8006120[5:5] = 0x00000000U 9685 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9686 // .. .. reg_phy_bist_shift_dq = 0x0 9687 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 9688 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9689 // .. .. reg_phy_bist_err_clr = 0x0 9690 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 9691 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9692 // .. .. reg_phy_dq_offset = 0x40 9693 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 9694 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9695 // .. .. 9696 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U), 9697 // .. .. reg_phy_data_slice_in_use = 0x1 9698 // .. .. ==> 0XF8006124[0:0] = 0x00000001U 9699 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9700 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9701 // .. .. ==> 0XF8006124[1:1] = 0x00000000U 9702 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9703 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9704 // .. .. ==> 0XF8006124[2:2] = 0x00000000U 9705 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9706 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9707 // .. .. ==> 0XF8006124[3:3] = 0x00000000U 9708 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9709 // .. .. reg_phy_board_lpbk_tx = 0x0 9710 // .. .. ==> 0XF8006124[4:4] = 0x00000000U 9711 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9712 // .. .. reg_phy_board_lpbk_rx = 0x0 9713 // .. .. ==> 0XF8006124[5:5] = 0x00000000U 9714 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9715 // .. .. reg_phy_bist_shift_dq = 0x0 9716 // .. .. ==> 0XF8006124[14:6] = 0x00000000U 9717 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9718 // .. .. reg_phy_bist_err_clr = 0x0 9719 // .. .. ==> 0XF8006124[23:15] = 0x00000000U 9720 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9721 // .. .. reg_phy_dq_offset = 0x40 9722 // .. .. ==> 0XF8006124[30:24] = 0x00000040U 9723 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9724 // .. .. 9725 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U), 9726 // .. .. reg_phy_wrlvl_init_ratio = 0x1e 9727 // .. .. ==> 0XF800612C[9:0] = 0x0000001EU 9728 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001EU 9729 // .. .. reg_phy_gatelvl_init_ratio = 0xee 9730 // .. .. ==> 0XF800612C[19:10] = 0x000000EEU 9731 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003B800U 9732 // .. .. 9733 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003B81EU), 9734 // .. .. reg_phy_wrlvl_init_ratio = 0x25 9735 // .. .. ==> 0XF8006130[9:0] = 0x00000025U 9736 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000025U 9737 // .. .. reg_phy_gatelvl_init_ratio = 0x10d 9738 // .. .. ==> 0XF8006130[19:10] = 0x0000010DU 9739 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00043400U 9740 // .. .. 9741 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00043425U), 9742 // .. .. reg_phy_wrlvl_init_ratio = 0x19 9743 // .. .. ==> 0XF8006134[9:0] = 0x00000019U 9744 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000019U 9745 // .. .. reg_phy_gatelvl_init_ratio = 0xf3 9746 // .. .. ==> 0XF8006134[19:10] = 0x000000F3U 9747 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003CC00U 9748 // .. .. 9749 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003CC19U), 9750 // .. .. reg_phy_wrlvl_init_ratio = 0x2a 9751 // .. .. ==> 0XF8006138[9:0] = 0x0000002AU 9752 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000002AU 9753 // .. .. reg_phy_gatelvl_init_ratio = 0x109 9754 // .. .. ==> 0XF8006138[19:10] = 0x00000109U 9755 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00042400U 9756 // .. .. 9757 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0004242AU), 9758 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9759 // .. .. ==> 0XF8006140[9:0] = 0x00000035U 9760 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9761 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9762 // .. .. ==> 0XF8006140[10:10] = 0x00000000U 9763 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9764 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9765 // .. .. ==> 0XF8006140[19:11] = 0x00000000U 9766 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9767 // .. .. 9768 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U), 9769 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9770 // .. .. ==> 0XF8006144[9:0] = 0x00000035U 9771 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9772 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9773 // .. .. ==> 0XF8006144[10:10] = 0x00000000U 9774 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9775 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9776 // .. .. ==> 0XF8006144[19:11] = 0x00000000U 9777 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9778 // .. .. 9779 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U), 9780 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9781 // .. .. ==> 0XF8006148[9:0] = 0x00000035U 9782 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9783 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9784 // .. .. ==> 0XF8006148[10:10] = 0x00000000U 9785 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9786 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9787 // .. .. ==> 0XF8006148[19:11] = 0x00000000U 9788 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9789 // .. .. 9790 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U), 9791 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9792 // .. .. ==> 0XF800614C[9:0] = 0x00000035U 9793 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9794 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9795 // .. .. ==> 0XF800614C[10:10] = 0x00000000U 9796 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9797 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9798 // .. .. ==> 0XF800614C[19:11] = 0x00000000U 9799 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9800 // .. .. 9801 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U), 9802 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9e 9803 // .. .. ==> 0XF8006154[9:0] = 0x0000009EU 9804 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009EU 9805 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9806 // .. .. ==> 0XF8006154[10:10] = 0x00000000U 9807 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9808 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9809 // .. .. ==> 0XF8006154[19:11] = 0x00000000U 9810 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9811 // .. .. 9812 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009EU), 9813 // .. .. reg_phy_wr_dqs_slave_ratio = 0xa5 9814 // .. .. ==> 0XF8006158[9:0] = 0x000000A5U 9815 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000A5U 9816 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9817 // .. .. ==> 0XF8006158[10:10] = 0x00000000U 9818 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9819 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9820 // .. .. ==> 0XF8006158[19:11] = 0x00000000U 9821 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9822 // .. .. 9823 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x000000A5U), 9824 // .. .. reg_phy_wr_dqs_slave_ratio = 0x99 9825 // .. .. ==> 0XF800615C[9:0] = 0x00000099U 9826 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000099U 9827 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9828 // .. .. ==> 0XF800615C[10:10] = 0x00000000U 9829 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9830 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9831 // .. .. ==> 0XF800615C[19:11] = 0x00000000U 9832 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9833 // .. .. 9834 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000099U), 9835 // .. .. reg_phy_wr_dqs_slave_ratio = 0xaa 9836 // .. .. ==> 0XF8006160[9:0] = 0x000000AAU 9837 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000AAU 9838 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9839 // .. .. ==> 0XF8006160[10:10] = 0x00000000U 9840 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9841 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9842 // .. .. ==> 0XF8006160[19:11] = 0x00000000U 9843 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9844 // .. .. 9845 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000AAU), 9846 // .. .. reg_phy_fifo_we_slave_ratio = 0x143 9847 // .. .. ==> 0XF8006168[10:0] = 0x00000143U 9848 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000143U 9849 // .. .. reg_phy_fifo_we_in_force = 0x0 9850 // .. .. ==> 0XF8006168[11:11] = 0x00000000U 9851 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9852 // .. .. reg_phy_fifo_we_in_delay = 0x0 9853 // .. .. ==> 0XF8006168[20:12] = 0x00000000U 9854 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9855 // .. .. 9856 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000143U), 9857 // .. .. reg_phy_fifo_we_slave_ratio = 0x162 9858 // .. .. ==> 0XF800616C[10:0] = 0x00000162U 9859 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000162U 9860 // .. .. reg_phy_fifo_we_in_force = 0x0 9861 // .. .. ==> 0XF800616C[11:11] = 0x00000000U 9862 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9863 // .. .. reg_phy_fifo_we_in_delay = 0x0 9864 // .. .. ==> 0XF800616C[20:12] = 0x00000000U 9865 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9866 // .. .. 9867 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000162U), 9868 // .. .. reg_phy_fifo_we_slave_ratio = 0x148 9869 // .. .. ==> 0XF8006170[10:0] = 0x00000148U 9870 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000148U 9871 // .. .. reg_phy_fifo_we_in_force = 0x0 9872 // .. .. ==> 0XF8006170[11:11] = 0x00000000U 9873 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9874 // .. .. reg_phy_fifo_we_in_delay = 0x0 9875 // .. .. ==> 0XF8006170[20:12] = 0x00000000U 9876 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9877 // .. .. 9878 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000148U), 9879 // .. .. reg_phy_fifo_we_slave_ratio = 0x15e 9880 // .. .. ==> 0XF8006174[10:0] = 0x0000015EU 9881 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000015EU 9882 // .. .. reg_phy_fifo_we_in_force = 0x0 9883 // .. .. ==> 0XF8006174[11:11] = 0x00000000U 9884 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9885 // .. .. reg_phy_fifo_we_in_delay = 0x0 9886 // .. .. ==> 0XF8006174[20:12] = 0x00000000U 9887 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9888 // .. .. 9889 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x0000015EU), 9890 // .. .. reg_phy_wr_data_slave_ratio = 0xde 9891 // .. .. ==> 0XF800617C[9:0] = 0x000000DEU 9892 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DEU 9893 // .. .. reg_phy_wr_data_slave_force = 0x0 9894 // .. .. ==> 0XF800617C[10:10] = 0x00000000U 9895 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9896 // .. .. reg_phy_wr_data_slave_delay = 0x0 9897 // .. .. ==> 0XF800617C[19:11] = 0x00000000U 9898 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9899 // .. .. 9900 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DEU), 9901 // .. .. reg_phy_wr_data_slave_ratio = 0xe5 9902 // .. .. ==> 0XF8006180[9:0] = 0x000000E5U 9903 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000E5U 9904 // .. .. reg_phy_wr_data_slave_force = 0x0 9905 // .. .. ==> 0XF8006180[10:10] = 0x00000000U 9906 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9907 // .. .. reg_phy_wr_data_slave_delay = 0x0 9908 // .. .. ==> 0XF8006180[19:11] = 0x00000000U 9909 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9910 // .. .. 9911 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000E5U), 9912 // .. .. reg_phy_wr_data_slave_ratio = 0xd9 9913 // .. .. ==> 0XF8006184[9:0] = 0x000000D9U 9914 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000D9U 9915 // .. .. reg_phy_wr_data_slave_force = 0x0 9916 // .. .. ==> 0XF8006184[10:10] = 0x00000000U 9917 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9918 // .. .. reg_phy_wr_data_slave_delay = 0x0 9919 // .. .. ==> 0XF8006184[19:11] = 0x00000000U 9920 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9921 // .. .. 9922 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000D9U), 9923 // .. .. reg_phy_wr_data_slave_ratio = 0xea 9924 // .. .. ==> 0XF8006188[9:0] = 0x000000EAU 9925 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000EAU 9926 // .. .. reg_phy_wr_data_slave_force = 0x0 9927 // .. .. ==> 0XF8006188[10:10] = 0x00000000U 9928 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9929 // .. .. reg_phy_wr_data_slave_delay = 0x0 9930 // .. .. ==> 0XF8006188[19:11] = 0x00000000U 9931 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9932 // .. .. 9933 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000EAU), 9934 // .. .. reg_phy_loopback = 0x0 9935 // .. .. ==> 0XF8006190[0:0] = 0x00000000U 9936 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9937 // .. .. reg_phy_bl2 = 0x0 9938 // .. .. ==> 0XF8006190[1:1] = 0x00000000U 9939 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9940 // .. .. reg_phy_at_spd_atpg = 0x0 9941 // .. .. ==> 0XF8006190[2:2] = 0x00000000U 9942 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9943 // .. .. reg_phy_bist_enable = 0x0 9944 // .. .. ==> 0XF8006190[3:3] = 0x00000000U 9945 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9946 // .. .. reg_phy_bist_force_err = 0x0 9947 // .. .. ==> 0XF8006190[4:4] = 0x00000000U 9948 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9949 // .. .. reg_phy_bist_mode = 0x0 9950 // .. .. ==> 0XF8006190[6:5] = 0x00000000U 9951 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U 9952 // .. .. reg_phy_invert_clkout = 0x1 9953 // .. .. ==> 0XF8006190[7:7] = 0x00000001U 9954 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U 9955 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0 9956 // .. .. ==> 0XF8006190[8:8] = 0x00000000U 9957 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 9958 // .. .. reg_phy_sel_logic = 0x0 9959 // .. .. ==> 0XF8006190[9:9] = 0x00000000U 9960 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 9961 // .. .. reg_phy_ctrl_slave_ratio = 0x100 9962 // .. .. ==> 0XF8006190[19:10] = 0x00000100U 9963 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U 9964 // .. .. reg_phy_ctrl_slave_force = 0x0 9965 // .. .. ==> 0XF8006190[20:20] = 0x00000000U 9966 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 9967 // .. .. reg_phy_ctrl_slave_delay = 0x0 9968 // .. .. ==> 0XF8006190[27:21] = 0x00000000U 9969 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U 9970 // .. .. reg_phy_use_rank0_delays = 0x1 9971 // .. .. ==> 0XF8006190[28:28] = 0x00000001U 9972 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 9973 // .. .. reg_phy_lpddr = 0x0 9974 // .. .. ==> 0XF8006190[29:29] = 0x00000000U 9975 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U 9976 // .. .. reg_phy_cmd_latency = 0x0 9977 // .. .. ==> 0XF8006190[30:30] = 0x00000000U 9978 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 9979 // .. .. reg_phy_int_lpbk = 0x0 9980 // .. .. ==> 0XF8006190[31:31] = 0x00000000U 9981 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 9982 // .. .. 9983 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U), 9984 // .. .. reg_phy_wr_rl_delay = 0x2 9985 // .. .. ==> 0XF8006194[4:0] = 0x00000002U 9986 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U 9987 // .. .. reg_phy_rd_rl_delay = 0x4 9988 // .. .. ==> 0XF8006194[9:5] = 0x00000004U 9989 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U 9990 // .. .. reg_phy_dll_lock_diff = 0xf 9991 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU 9992 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U 9993 // .. .. reg_phy_use_wr_level = 0x1 9994 // .. .. ==> 0XF8006194[14:14] = 0x00000001U 9995 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 9996 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1 9997 // .. .. ==> 0XF8006194[15:15] = 0x00000001U 9998 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U 9999 // .. .. reg_phy_use_rd_data_eye_level = 0x1 10000 // .. .. ==> 0XF8006194[16:16] = 0x00000001U 10001 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 10002 // .. .. reg_phy_dis_calib_rst = 0x0 10003 // .. .. ==> 0XF8006194[17:17] = 0x00000000U 10004 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10005 // .. .. reg_phy_ctrl_slave_delay = 0x0 10006 // .. .. ==> 0XF8006194[19:18] = 0x00000000U 10007 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U 10008 // .. .. 10009 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U), 10010 // .. .. reg_arb_page_addr_mask = 0x0 10011 // .. .. ==> 0XF8006204[31:0] = 0x00000000U 10012 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 10013 // .. .. 10014 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U), 10015 // .. .. reg_arb_pri_wr_portn = 0x3ff 10016 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU 10017 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10018 // .. .. reg_arb_disable_aging_wr_portn = 0x0 10019 // .. .. ==> 0XF8006208[16:16] = 0x00000000U 10020 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10021 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 10022 // .. .. ==> 0XF8006208[17:17] = 0x00000000U 10023 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10024 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 10025 // .. .. ==> 0XF8006208[18:18] = 0x00000000U 10026 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10027 // .. .. reg_arb_dis_rmw_portn = 0x1 10028 // .. .. ==> 0XF8006208[19:19] = 0x00000001U 10029 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 10030 // .. .. 10031 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU), 10032 // .. .. reg_arb_pri_wr_portn = 0x3ff 10033 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU 10034 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10035 // .. .. reg_arb_disable_aging_wr_portn = 0x0 10036 // .. .. ==> 0XF800620C[16:16] = 0x00000000U 10037 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10038 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 10039 // .. .. ==> 0XF800620C[17:17] = 0x00000000U 10040 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10041 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 10042 // .. .. ==> 0XF800620C[18:18] = 0x00000000U 10043 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10044 // .. .. reg_arb_dis_rmw_portn = 0x1 10045 // .. .. ==> 0XF800620C[19:19] = 0x00000001U 10046 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 10047 // .. .. 10048 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU), 10049 // .. .. reg_arb_pri_wr_portn = 0x3ff 10050 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU 10051 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10052 // .. .. reg_arb_disable_aging_wr_portn = 0x0 10053 // .. .. ==> 0XF8006210[16:16] = 0x00000000U 10054 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10055 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 10056 // .. .. ==> 0XF8006210[17:17] = 0x00000000U 10057 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10058 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 10059 // .. .. ==> 0XF8006210[18:18] = 0x00000000U 10060 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10061 // .. .. reg_arb_dis_rmw_portn = 0x1 10062 // .. .. ==> 0XF8006210[19:19] = 0x00000001U 10063 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 10064 // .. .. 10065 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU), 10066 // .. .. reg_arb_pri_wr_portn = 0x3ff 10067 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU 10068 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10069 // .. .. reg_arb_disable_aging_wr_portn = 0x0 10070 // .. .. ==> 0XF8006214[16:16] = 0x00000000U 10071 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10072 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 10073 // .. .. ==> 0XF8006214[17:17] = 0x00000000U 10074 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10075 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 10076 // .. .. ==> 0XF8006214[18:18] = 0x00000000U 10077 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10078 // .. .. reg_arb_dis_rmw_portn = 0x1 10079 // .. .. ==> 0XF8006214[19:19] = 0x00000001U 10080 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 10081 // .. .. 10082 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU), 10083 // .. .. reg_arb_pri_rd_portn = 0x3ff 10084 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU 10085 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10086 // .. .. reg_arb_disable_aging_rd_portn = 0x0 10087 // .. .. ==> 0XF8006218[16:16] = 0x00000000U 10088 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10089 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 10090 // .. .. ==> 0XF8006218[17:17] = 0x00000000U 10091 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10092 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 10093 // .. .. ==> 0XF8006218[18:18] = 0x00000000U 10094 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10095 // .. .. reg_arb_set_hpr_rd_portn = 0x0 10096 // .. .. ==> 0XF8006218[19:19] = 0x00000000U 10097 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 10098 // .. .. 10099 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU), 10100 // .. .. reg_arb_pri_rd_portn = 0x3ff 10101 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU 10102 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10103 // .. .. reg_arb_disable_aging_rd_portn = 0x0 10104 // .. .. ==> 0XF800621C[16:16] = 0x00000000U 10105 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10106 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 10107 // .. .. ==> 0XF800621C[17:17] = 0x00000000U 10108 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10109 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 10110 // .. .. ==> 0XF800621C[18:18] = 0x00000000U 10111 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10112 // .. .. reg_arb_set_hpr_rd_portn = 0x0 10113 // .. .. ==> 0XF800621C[19:19] = 0x00000000U 10114 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 10115 // .. .. 10116 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU), 10117 // .. .. reg_arb_pri_rd_portn = 0x3ff 10118 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU 10119 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10120 // .. .. reg_arb_disable_aging_rd_portn = 0x0 10121 // .. .. ==> 0XF8006220[16:16] = 0x00000000U 10122 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10123 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 10124 // .. .. ==> 0XF8006220[17:17] = 0x00000000U 10125 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10126 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 10127 // .. .. ==> 0XF8006220[18:18] = 0x00000000U 10128 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10129 // .. .. reg_arb_set_hpr_rd_portn = 0x0 10130 // .. .. ==> 0XF8006220[19:19] = 0x00000000U 10131 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 10132 // .. .. 10133 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU), 10134 // .. .. reg_arb_pri_rd_portn = 0x3ff 10135 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU 10136 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10137 // .. .. reg_arb_disable_aging_rd_portn = 0x0 10138 // .. .. ==> 0XF8006224[16:16] = 0x00000000U 10139 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10140 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 10141 // .. .. ==> 0XF8006224[17:17] = 0x00000000U 10142 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10143 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 10144 // .. .. ==> 0XF8006224[18:18] = 0x00000000U 10145 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10146 // .. .. reg_arb_set_hpr_rd_portn = 0x0 10147 // .. .. ==> 0XF8006224[19:19] = 0x00000000U 10148 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 10149 // .. .. 10150 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU), 10151 // .. .. reg_ddrc_lpddr2 = 0x0 10152 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U 10153 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 10154 // .. .. reg_ddrc_per_bank_refresh = 0x0 10155 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U 10156 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 10157 // .. .. reg_ddrc_derate_enable = 0x0 10158 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U 10159 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 10160 // .. .. reg_ddrc_mr4_margin = 0x0 10161 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U 10162 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U 10163 // .. .. 10164 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U), 10165 // .. .. reg_ddrc_mr4_read_interval = 0x0 10166 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U 10167 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 10168 // .. .. 10169 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U), 10170 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5 10171 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U 10172 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 10173 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12 10174 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U 10175 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U 10176 // .. .. reg_ddrc_t_mrw = 0x5 10177 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U 10178 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U 10179 // .. .. 10180 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U), 10181 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8 10182 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U 10183 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U 10184 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12 10185 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U 10186 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U 10187 // .. .. 10188 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U), 10189 // .. .. START: POLL ON DCI STATUS 10190 // .. .. DONE = 1 10191 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U 10192 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U 10193 // .. .. 10194 EMIT_MASKPOLL(0XF8000B74, 0x00002000U), 10195 // .. .. FINISH: POLL ON DCI STATUS 10196 // .. .. START: UNLOCK DDR 10197 // .. .. reg_ddrc_soft_rstb = 0x1 10198 // .. .. ==> 0XF8006000[0:0] = 0x00000001U 10199 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 10200 // .. .. reg_ddrc_powerdown_en = 0x0 10201 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 10202 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 10203 // .. .. reg_ddrc_data_bus_width = 0x0 10204 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 10205 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 10206 // .. .. reg_ddrc_burst8_refresh = 0x0 10207 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 10208 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 10209 // .. .. reg_ddrc_rdwr_idle_gap = 1 10210 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 10211 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 10212 // .. .. reg_ddrc_dis_rd_bypass = 0x0 10213 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 10214 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 10215 // .. .. reg_ddrc_dis_act_bypass = 0x0 10216 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 10217 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 10218 // .. .. reg_ddrc_dis_auto_refresh = 0x0 10219 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 10220 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10221 // .. .. 10222 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U), 10223 // .. .. FINISH: UNLOCK DDR 10224 // .. .. START: CHECK DDR STATUS 10225 // .. .. ddrc_reg_operating_mode = 1 10226 // .. .. ==> 0XF8006054[2:0] = 0x00000001U 10227 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U 10228 // .. .. 10229 EMIT_MASKPOLL(0XF8006054, 0x00000007U), 10230 // .. .. FINISH: CHECK DDR STATUS 10231 // .. FINISH: DDR INITIALIZATION 10232 // FINISH: top 10233 // 10234 EMIT_EXIT(), 10235 10236 // 10237 }; 10238 10239 unsigned long ps7_mio_init_data_1_0[] = { 10240 // START: top 10241 // .. START: SLCR SETTINGS 10242 // .. UNLOCK_KEY = 0XDF0D 10243 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 10244 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 10245 // .. 10246 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 10247 // .. FINISH: SLCR SETTINGS 10248 // .. START: OCM REMAPPING 10249 // .. VREF_EN = 0x1 10250 // .. ==> 0XF8000B00[0:0] = 0x00000001U 10251 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10252 // .. VREF_PULLUP_EN = 0x0 10253 // .. ==> 0XF8000B00[1:1] = 0x00000000U 10254 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10255 // .. CLK_PULLUP_EN = 0x0 10256 // .. ==> 0XF8000B00[8:8] = 0x00000000U 10257 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10258 // .. SRSTN_PULLUP_EN = 0x0 10259 // .. ==> 0XF8000B00[9:9] = 0x00000000U 10260 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 10261 // .. 10262 EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U), 10263 // .. FINISH: OCM REMAPPING 10264 // .. START: DDRIOB SETTINGS 10265 // .. INP_POWER = 0x0 10266 // .. ==> 0XF8000B40[0:0] = 0x00000000U 10267 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10268 // .. INP_TYPE = 0x0 10269 // .. ==> 0XF8000B40[2:1] = 0x00000000U 10270 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 10271 // .. DCI_UPDATE = 0x0 10272 // .. ==> 0XF8000B40[3:3] = 0x00000000U 10273 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10274 // .. TERM_EN = 0x0 10275 // .. ==> 0XF8000B40[4:4] = 0x00000000U 10276 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 10277 // .. DCR_TYPE = 0x0 10278 // .. ==> 0XF8000B40[6:5] = 0x00000000U 10279 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10280 // .. IBUF_DISABLE_MODE = 0x0 10281 // .. ==> 0XF8000B40[7:7] = 0x00000000U 10282 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10283 // .. TERM_DISABLE_MODE = 0x0 10284 // .. ==> 0XF8000B40[8:8] = 0x00000000U 10285 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10286 // .. OUTPUT_EN = 0x3 10287 // .. ==> 0XF8000B40[10:9] = 0x00000003U 10288 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10289 // .. PULLUP_EN = 0x0 10290 // .. ==> 0XF8000B40[11:11] = 0x00000000U 10291 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10292 // .. 10293 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U), 10294 // .. INP_POWER = 0x0 10295 // .. ==> 0XF8000B44[0:0] = 0x00000000U 10296 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10297 // .. INP_TYPE = 0x0 10298 // .. ==> 0XF8000B44[2:1] = 0x00000000U 10299 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 10300 // .. DCI_UPDATE = 0x0 10301 // .. ==> 0XF8000B44[3:3] = 0x00000000U 10302 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10303 // .. TERM_EN = 0x0 10304 // .. ==> 0XF8000B44[4:4] = 0x00000000U 10305 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 10306 // .. DCR_TYPE = 0x0 10307 // .. ==> 0XF8000B44[6:5] = 0x00000000U 10308 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10309 // .. IBUF_DISABLE_MODE = 0x0 10310 // .. ==> 0XF8000B44[7:7] = 0x00000000U 10311 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10312 // .. TERM_DISABLE_MODE = 0x0 10313 // .. ==> 0XF8000B44[8:8] = 0x00000000U 10314 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10315 // .. OUTPUT_EN = 0x3 10316 // .. ==> 0XF8000B44[10:9] = 0x00000003U 10317 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10318 // .. PULLUP_EN = 0x0 10319 // .. ==> 0XF8000B44[11:11] = 0x00000000U 10320 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10321 // .. 10322 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U), 10323 // .. INP_POWER = 0x0 10324 // .. ==> 0XF8000B48[0:0] = 0x00000000U 10325 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10326 // .. INP_TYPE = 0x1 10327 // .. ==> 0XF8000B48[2:1] = 0x00000001U 10328 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 10329 // .. DCI_UPDATE = 0x0 10330 // .. ==> 0XF8000B48[3:3] = 0x00000000U 10331 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10332 // .. TERM_EN = 0x1 10333 // .. ==> 0XF8000B48[4:4] = 0x00000001U 10334 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10335 // .. DCR_TYPE = 0x3 10336 // .. ==> 0XF8000B48[6:5] = 0x00000003U 10337 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10338 // .. IBUF_DISABLE_MODE = 0 10339 // .. ==> 0XF8000B48[7:7] = 0x00000000U 10340 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10341 // .. TERM_DISABLE_MODE = 0 10342 // .. ==> 0XF8000B48[8:8] = 0x00000000U 10343 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10344 // .. OUTPUT_EN = 0x3 10345 // .. ==> 0XF8000B48[10:9] = 0x00000003U 10346 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10347 // .. PULLUP_EN = 0x0 10348 // .. ==> 0XF8000B48[11:11] = 0x00000000U 10349 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10350 // .. 10351 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U), 10352 // .. INP_POWER = 0x0 10353 // .. ==> 0XF8000B4C[0:0] = 0x00000000U 10354 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10355 // .. INP_TYPE = 0x1 10356 // .. ==> 0XF8000B4C[2:1] = 0x00000001U 10357 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 10358 // .. DCI_UPDATE = 0x0 10359 // .. ==> 0XF8000B4C[3:3] = 0x00000000U 10360 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10361 // .. TERM_EN = 0x1 10362 // .. ==> 0XF8000B4C[4:4] = 0x00000001U 10363 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10364 // .. DCR_TYPE = 0x3 10365 // .. ==> 0XF8000B4C[6:5] = 0x00000003U 10366 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10367 // .. IBUF_DISABLE_MODE = 0 10368 // .. ==> 0XF8000B4C[7:7] = 0x00000000U 10369 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10370 // .. TERM_DISABLE_MODE = 0 10371 // .. ==> 0XF8000B4C[8:8] = 0x00000000U 10372 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10373 // .. OUTPUT_EN = 0x3 10374 // .. ==> 0XF8000B4C[10:9] = 0x00000003U 10375 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10376 // .. PULLUP_EN = 0x0 10377 // .. ==> 0XF8000B4C[11:11] = 0x00000000U 10378 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10379 // .. 10380 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U), 10381 // .. INP_POWER = 0x0 10382 // .. ==> 0XF8000B50[0:0] = 0x00000000U 10383 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10384 // .. INP_TYPE = 0x2 10385 // .. ==> 0XF8000B50[2:1] = 0x00000002U 10386 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 10387 // .. DCI_UPDATE = 0x0 10388 // .. ==> 0XF8000B50[3:3] = 0x00000000U 10389 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10390 // .. TERM_EN = 0x1 10391 // .. ==> 0XF8000B50[4:4] = 0x00000001U 10392 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10393 // .. DCR_TYPE = 0x3 10394 // .. ==> 0XF8000B50[6:5] = 0x00000003U 10395 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10396 // .. IBUF_DISABLE_MODE = 0 10397 // .. ==> 0XF8000B50[7:7] = 0x00000000U 10398 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10399 // .. TERM_DISABLE_MODE = 0 10400 // .. ==> 0XF8000B50[8:8] = 0x00000000U 10401 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10402 // .. OUTPUT_EN = 0x3 10403 // .. ==> 0XF8000B50[10:9] = 0x00000003U 10404 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10405 // .. PULLUP_EN = 0x0 10406 // .. ==> 0XF8000B50[11:11] = 0x00000000U 10407 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10408 // .. 10409 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U), 10410 // .. INP_POWER = 0x0 10411 // .. ==> 0XF8000B54[0:0] = 0x00000000U 10412 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10413 // .. INP_TYPE = 0x2 10414 // .. ==> 0XF8000B54[2:1] = 0x00000002U 10415 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 10416 // .. DCI_UPDATE = 0x0 10417 // .. ==> 0XF8000B54[3:3] = 0x00000000U 10418 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10419 // .. TERM_EN = 0x1 10420 // .. ==> 0XF8000B54[4:4] = 0x00000001U 10421 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10422 // .. DCR_TYPE = 0x3 10423 // .. ==> 0XF8000B54[6:5] = 0x00000003U 10424 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10425 // .. IBUF_DISABLE_MODE = 0 10426 // .. ==> 0XF8000B54[7:7] = 0x00000000U 10427 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10428 // .. TERM_DISABLE_MODE = 0 10429 // .. ==> 0XF8000B54[8:8] = 0x00000000U 10430 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10431 // .. OUTPUT_EN = 0x3 10432 // .. ==> 0XF8000B54[10:9] = 0x00000003U 10433 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10434 // .. PULLUP_EN = 0x0 10435 // .. ==> 0XF8000B54[11:11] = 0x00000000U 10436 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10437 // .. 10438 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U), 10439 // .. INP_POWER = 0x0 10440 // .. ==> 0XF8000B58[0:0] = 0x00000000U 10441 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10442 // .. INP_TYPE = 0x0 10443 // .. ==> 0XF8000B58[2:1] = 0x00000000U 10444 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 10445 // .. DCI_UPDATE = 0x0 10446 // .. ==> 0XF8000B58[3:3] = 0x00000000U 10447 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10448 // .. TERM_EN = 0x0 10449 // .. ==> 0XF8000B58[4:4] = 0x00000000U 10450 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 10451 // .. DCR_TYPE = 0x0 10452 // .. ==> 0XF8000B58[6:5] = 0x00000000U 10453 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10454 // .. IBUF_DISABLE_MODE = 0x0 10455 // .. ==> 0XF8000B58[7:7] = 0x00000000U 10456 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10457 // .. TERM_DISABLE_MODE = 0x0 10458 // .. ==> 0XF8000B58[8:8] = 0x00000000U 10459 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10460 // .. OUTPUT_EN = 0x3 10461 // .. ==> 0XF8000B58[10:9] = 0x00000003U 10462 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10463 // .. PULLUP_EN = 0x0 10464 // .. ==> 0XF8000B58[11:11] = 0x00000000U 10465 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10466 // .. 10467 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U), 10468 // .. DRIVE_P = 0x1c 10469 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU 10470 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10471 // .. DRIVE_N = 0xc 10472 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU 10473 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10474 // .. SLEW_P = 0x3 10475 // .. ==> 0XF8000B5C[18:14] = 0x00000003U 10476 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U 10477 // .. SLEW_N = 0x3 10478 // .. ==> 0XF8000B5C[23:19] = 0x00000003U 10479 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U 10480 // .. GTL = 0x0 10481 // .. ==> 0XF8000B5C[26:24] = 0x00000000U 10482 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10483 // .. RTERM = 0x0 10484 // .. ==> 0XF8000B5C[31:27] = 0x00000000U 10485 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10486 // .. 10487 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU), 10488 // .. DRIVE_P = 0x1c 10489 // .. ==> 0XF8000B60[6:0] = 0x0000001CU 10490 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10491 // .. DRIVE_N = 0xc 10492 // .. ==> 0XF8000B60[13:7] = 0x0000000CU 10493 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10494 // .. SLEW_P = 0x6 10495 // .. ==> 0XF8000B60[18:14] = 0x00000006U 10496 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 10497 // .. SLEW_N = 0x1f 10498 // .. ==> 0XF8000B60[23:19] = 0x0000001FU 10499 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 10500 // .. GTL = 0x0 10501 // .. ==> 0XF8000B60[26:24] = 0x00000000U 10502 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10503 // .. RTERM = 0x0 10504 // .. ==> 0XF8000B60[31:27] = 0x00000000U 10505 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10506 // .. 10507 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU), 10508 // .. DRIVE_P = 0x1c 10509 // .. ==> 0XF8000B64[6:0] = 0x0000001CU 10510 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10511 // .. DRIVE_N = 0xc 10512 // .. ==> 0XF8000B64[13:7] = 0x0000000CU 10513 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10514 // .. SLEW_P = 0x6 10515 // .. ==> 0XF8000B64[18:14] = 0x00000006U 10516 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 10517 // .. SLEW_N = 0x1f 10518 // .. ==> 0XF8000B64[23:19] = 0x0000001FU 10519 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 10520 // .. GTL = 0x0 10521 // .. ==> 0XF8000B64[26:24] = 0x00000000U 10522 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10523 // .. RTERM = 0x0 10524 // .. ==> 0XF8000B64[31:27] = 0x00000000U 10525 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10526 // .. 10527 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU), 10528 // .. DRIVE_P = 0x1c 10529 // .. ==> 0XF8000B68[6:0] = 0x0000001CU 10530 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10531 // .. DRIVE_N = 0xc 10532 // .. ==> 0XF8000B68[13:7] = 0x0000000CU 10533 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10534 // .. SLEW_P = 0x6 10535 // .. ==> 0XF8000B68[18:14] = 0x00000006U 10536 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 10537 // .. SLEW_N = 0x1f 10538 // .. ==> 0XF8000B68[23:19] = 0x0000001FU 10539 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 10540 // .. GTL = 0x0 10541 // .. ==> 0XF8000B68[26:24] = 0x00000000U 10542 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10543 // .. RTERM = 0x0 10544 // .. ==> 0XF8000B68[31:27] = 0x00000000U 10545 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10546 // .. 10547 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU), 10548 // .. VREF_INT_EN = 0x1 10549 // .. ==> 0XF8000B6C[0:0] = 0x00000001U 10550 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10551 // .. VREF_SEL = 0x4 10552 // .. ==> 0XF8000B6C[4:1] = 0x00000004U 10553 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U 10554 // .. VREF_EXT_EN = 0x0 10555 // .. ==> 0XF8000B6C[6:5] = 0x00000000U 10556 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10557 // .. VREF_PULLUP_EN = 0x0 10558 // .. ==> 0XF8000B6C[8:7] = 0x00000000U 10559 // .. ==> MASK : 0x00000180U VAL : 0x00000000U 10560 // .. REFIO_EN = 0x1 10561 // .. ==> 0XF8000B6C[9:9] = 0x00000001U 10562 // .. ==> MASK : 0x00000200U VAL : 0x00000200U 10563 // .. REFIO_PULLUP_EN = 0x0 10564 // .. ==> 0XF8000B6C[12:12] = 0x00000000U 10565 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10566 // .. DRST_B_PULLUP_EN = 0x0 10567 // .. ==> 0XF8000B6C[13:13] = 0x00000000U 10568 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10569 // .. CKE_PULLUP_EN = 0x0 10570 // .. ==> 0XF8000B6C[14:14] = 0x00000000U 10571 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 10572 // .. 10573 EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU ,0x00000209U), 10574 // .. .. START: ASSERT RESET 10575 // .. .. RESET = 1 10576 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 10577 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 10578 // .. .. VRN_OUT = 0x1 10579 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 10580 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 10581 // .. .. 10582 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U), 10583 // .. .. FINISH: ASSERT RESET 10584 // .. .. START: DEASSERT RESET 10585 // .. .. RESET = 0 10586 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U 10587 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 10588 // .. .. VRN_OUT = 0x1 10589 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 10590 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 10591 // .. .. 10592 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U), 10593 // .. .. FINISH: DEASSERT RESET 10594 // .. .. RESET = 0x1 10595 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 10596 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 10597 // .. .. ENABLE = 0x1 10598 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U 10599 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 10600 // .. .. VRP_TRI = 0x0 10601 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U 10602 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 10603 // .. .. VRN_TRI = 0x0 10604 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U 10605 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 10606 // .. .. VRP_OUT = 0x0 10607 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U 10608 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 10609 // .. .. VRN_OUT = 0x1 10610 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 10611 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 10612 // .. .. NREF_OPT1 = 0x0 10613 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U 10614 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U 10615 // .. .. NREF_OPT2 = 0x0 10616 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U 10617 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U 10618 // .. .. NREF_OPT4 = 0x1 10619 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U 10620 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U 10621 // .. .. PREF_OPT1 = 0x0 10622 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U 10623 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U 10624 // .. .. PREF_OPT2 = 0x0 10625 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U 10626 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U 10627 // .. .. UPDATE_CONTROL = 0x0 10628 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U 10629 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 10630 // .. .. INIT_COMPLETE = 0x0 10631 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U 10632 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 10633 // .. .. TST_CLK = 0x0 10634 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U 10635 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 10636 // .. .. TST_HLN = 0x0 10637 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U 10638 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 10639 // .. .. TST_HLP = 0x0 10640 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U 10641 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 10642 // .. .. TST_RST = 0x0 10643 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U 10644 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 10645 // .. .. INT_DCI_EN = 0x0 10646 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U 10647 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 10648 // .. .. 10649 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U), 10650 // .. FINISH: DDRIOB SETTINGS 10651 // .. START: MIO PROGRAMMING 10652 // .. TRI_ENABLE = 0 10653 // .. ==> 0XF8000700[0:0] = 0x00000000U 10654 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10655 // .. L0_SEL = 1 10656 // .. ==> 0XF8000700[1:1] = 0x00000001U 10657 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10658 // .. L1_SEL = 0 10659 // .. ==> 0XF8000700[2:2] = 0x00000000U 10660 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10661 // .. L2_SEL = 0 10662 // .. ==> 0XF8000700[4:3] = 0x00000000U 10663 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10664 // .. L3_SEL = 0 10665 // .. ==> 0XF8000700[7:5] = 0x00000000U 10666 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10667 // .. Speed = 0 10668 // .. ==> 0XF8000700[8:8] = 0x00000000U 10669 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10670 // .. IO_Type = 1 10671 // .. ==> 0XF8000700[11:9] = 0x00000001U 10672 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10673 // .. PULLUP = 1 10674 // .. ==> 0XF8000700[12:12] = 0x00000001U 10675 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10676 // .. DisableRcvr = 0 10677 // .. ==> 0XF8000700[13:13] = 0x00000000U 10678 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10679 // .. 10680 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00001202U), 10681 // .. TRI_ENABLE = 0 10682 // .. ==> 0XF8000704[0:0] = 0x00000000U 10683 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10684 // .. L0_SEL = 1 10685 // .. ==> 0XF8000704[1:1] = 0x00000001U 10686 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10687 // .. L1_SEL = 0 10688 // .. ==> 0XF8000704[2:2] = 0x00000000U 10689 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10690 // .. L2_SEL = 0 10691 // .. ==> 0XF8000704[4:3] = 0x00000000U 10692 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10693 // .. L3_SEL = 0 10694 // .. ==> 0XF8000704[7:5] = 0x00000000U 10695 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10696 // .. Speed = 0 10697 // .. ==> 0XF8000704[8:8] = 0x00000000U 10698 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10699 // .. IO_Type = 1 10700 // .. ==> 0XF8000704[11:9] = 0x00000001U 10701 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10702 // .. PULLUP = 1 10703 // .. ==> 0XF8000704[12:12] = 0x00000001U 10704 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10705 // .. DisableRcvr = 0 10706 // .. ==> 0XF8000704[13:13] = 0x00000000U 10707 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10708 // .. 10709 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U), 10710 // .. TRI_ENABLE = 0 10711 // .. ==> 0XF8000708[0:0] = 0x00000000U 10712 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10713 // .. L0_SEL = 1 10714 // .. ==> 0XF8000708[1:1] = 0x00000001U 10715 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10716 // .. L1_SEL = 0 10717 // .. ==> 0XF8000708[2:2] = 0x00000000U 10718 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10719 // .. L2_SEL = 0 10720 // .. ==> 0XF8000708[4:3] = 0x00000000U 10721 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10722 // .. L3_SEL = 0 10723 // .. ==> 0XF8000708[7:5] = 0x00000000U 10724 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10725 // .. Speed = 0 10726 // .. ==> 0XF8000708[8:8] = 0x00000000U 10727 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10728 // .. IO_Type = 1 10729 // .. ==> 0XF8000708[11:9] = 0x00000001U 10730 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10731 // .. PULLUP = 0 10732 // .. ==> 0XF8000708[12:12] = 0x00000000U 10733 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10734 // .. DisableRcvr = 0 10735 // .. ==> 0XF8000708[13:13] = 0x00000000U 10736 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10737 // .. 10738 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U), 10739 // .. TRI_ENABLE = 0 10740 // .. ==> 0XF800070C[0:0] = 0x00000000U 10741 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10742 // .. L0_SEL = 1 10743 // .. ==> 0XF800070C[1:1] = 0x00000001U 10744 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10745 // .. L1_SEL = 0 10746 // .. ==> 0XF800070C[2:2] = 0x00000000U 10747 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10748 // .. L2_SEL = 0 10749 // .. ==> 0XF800070C[4:3] = 0x00000000U 10750 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10751 // .. L3_SEL = 0 10752 // .. ==> 0XF800070C[7:5] = 0x00000000U 10753 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10754 // .. Speed = 0 10755 // .. ==> 0XF800070C[8:8] = 0x00000000U 10756 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10757 // .. IO_Type = 1 10758 // .. ==> 0XF800070C[11:9] = 0x00000001U 10759 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10760 // .. PULLUP = 0 10761 // .. ==> 0XF800070C[12:12] = 0x00000000U 10762 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10763 // .. DisableRcvr = 0 10764 // .. ==> 0XF800070C[13:13] = 0x00000000U 10765 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10766 // .. 10767 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U), 10768 // .. TRI_ENABLE = 0 10769 // .. ==> 0XF8000710[0:0] = 0x00000000U 10770 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10771 // .. L0_SEL = 1 10772 // .. ==> 0XF8000710[1:1] = 0x00000001U 10773 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10774 // .. L1_SEL = 0 10775 // .. ==> 0XF8000710[2:2] = 0x00000000U 10776 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10777 // .. L2_SEL = 0 10778 // .. ==> 0XF8000710[4:3] = 0x00000000U 10779 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10780 // .. L3_SEL = 0 10781 // .. ==> 0XF8000710[7:5] = 0x00000000U 10782 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10783 // .. Speed = 0 10784 // .. ==> 0XF8000710[8:8] = 0x00000000U 10785 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10786 // .. IO_Type = 1 10787 // .. ==> 0XF8000710[11:9] = 0x00000001U 10788 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10789 // .. PULLUP = 0 10790 // .. ==> 0XF8000710[12:12] = 0x00000000U 10791 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10792 // .. DisableRcvr = 0 10793 // .. ==> 0XF8000710[13:13] = 0x00000000U 10794 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10795 // .. 10796 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U), 10797 // .. TRI_ENABLE = 0 10798 // .. ==> 0XF8000714[0:0] = 0x00000000U 10799 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10800 // .. L0_SEL = 1 10801 // .. ==> 0XF8000714[1:1] = 0x00000001U 10802 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10803 // .. L1_SEL = 0 10804 // .. ==> 0XF8000714[2:2] = 0x00000000U 10805 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10806 // .. L2_SEL = 0 10807 // .. ==> 0XF8000714[4:3] = 0x00000000U 10808 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10809 // .. L3_SEL = 0 10810 // .. ==> 0XF8000714[7:5] = 0x00000000U 10811 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10812 // .. Speed = 0 10813 // .. ==> 0XF8000714[8:8] = 0x00000000U 10814 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10815 // .. IO_Type = 1 10816 // .. ==> 0XF8000714[11:9] = 0x00000001U 10817 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10818 // .. PULLUP = 0 10819 // .. ==> 0XF8000714[12:12] = 0x00000000U 10820 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10821 // .. DisableRcvr = 0 10822 // .. ==> 0XF8000714[13:13] = 0x00000000U 10823 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10824 // .. 10825 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U), 10826 // .. TRI_ENABLE = 0 10827 // .. ==> 0XF8000718[0:0] = 0x00000000U 10828 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10829 // .. L0_SEL = 1 10830 // .. ==> 0XF8000718[1:1] = 0x00000001U 10831 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10832 // .. L1_SEL = 0 10833 // .. ==> 0XF8000718[2:2] = 0x00000000U 10834 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10835 // .. L2_SEL = 0 10836 // .. ==> 0XF8000718[4:3] = 0x00000000U 10837 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10838 // .. L3_SEL = 0 10839 // .. ==> 0XF8000718[7:5] = 0x00000000U 10840 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10841 // .. Speed = 0 10842 // .. ==> 0XF8000718[8:8] = 0x00000000U 10843 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10844 // .. IO_Type = 1 10845 // .. ==> 0XF8000718[11:9] = 0x00000001U 10846 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10847 // .. PULLUP = 0 10848 // .. ==> 0XF8000718[12:12] = 0x00000000U 10849 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10850 // .. DisableRcvr = 0 10851 // .. ==> 0XF8000718[13:13] = 0x00000000U 10852 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10853 // .. 10854 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U), 10855 // .. TRI_ENABLE = 0 10856 // .. ==> 0XF800071C[0:0] = 0x00000000U 10857 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10858 // .. L0_SEL = 0 10859 // .. ==> 0XF800071C[1:1] = 0x00000000U 10860 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10861 // .. L1_SEL = 0 10862 // .. ==> 0XF800071C[2:2] = 0x00000000U 10863 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10864 // .. L2_SEL = 0 10865 // .. ==> 0XF800071C[4:3] = 0x00000000U 10866 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10867 // .. L3_SEL = 0 10868 // .. ==> 0XF800071C[7:5] = 0x00000000U 10869 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10870 // .. Speed = 0 10871 // .. ==> 0XF800071C[8:8] = 0x00000000U 10872 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10873 // .. IO_Type = 1 10874 // .. ==> 0XF800071C[11:9] = 0x00000001U 10875 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10876 // .. PULLUP = 0 10877 // .. ==> 0XF800071C[12:12] = 0x00000000U 10878 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10879 // .. DisableRcvr = 0 10880 // .. ==> 0XF800071C[13:13] = 0x00000000U 10881 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10882 // .. 10883 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U), 10884 // .. TRI_ENABLE = 0 10885 // .. ==> 0XF8000720[0:0] = 0x00000000U 10886 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10887 // .. L0_SEL = 1 10888 // .. ==> 0XF8000720[1:1] = 0x00000001U 10889 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10890 // .. L1_SEL = 0 10891 // .. ==> 0XF8000720[2:2] = 0x00000000U 10892 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10893 // .. L2_SEL = 0 10894 // .. ==> 0XF8000720[4:3] = 0x00000000U 10895 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10896 // .. L3_SEL = 0 10897 // .. ==> 0XF8000720[7:5] = 0x00000000U 10898 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10899 // .. Speed = 0 10900 // .. ==> 0XF8000720[8:8] = 0x00000000U 10901 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10902 // .. IO_Type = 1 10903 // .. ==> 0XF8000720[11:9] = 0x00000001U 10904 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10905 // .. PULLUP = 0 10906 // .. ==> 0XF8000720[12:12] = 0x00000000U 10907 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10908 // .. DisableRcvr = 0 10909 // .. ==> 0XF8000720[13:13] = 0x00000000U 10910 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10911 // .. 10912 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U), 10913 // .. TRI_ENABLE = 0 10914 // .. ==> 0XF8000724[0:0] = 0x00000000U 10915 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10916 // .. L0_SEL = 1 10917 // .. ==> 0XF8000724[1:1] = 0x00000001U 10918 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10919 // .. L1_SEL = 0 10920 // .. ==> 0XF8000724[2:2] = 0x00000000U 10921 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10922 // .. L2_SEL = 0 10923 // .. ==> 0XF8000724[4:3] = 0x00000000U 10924 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10925 // .. L3_SEL = 0 10926 // .. ==> 0XF8000724[7:5] = 0x00000000U 10927 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10928 // .. Speed = 0 10929 // .. ==> 0XF8000724[8:8] = 0x00000000U 10930 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10931 // .. IO_Type = 1 10932 // .. ==> 0XF8000724[11:9] = 0x00000001U 10933 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10934 // .. PULLUP = 1 10935 // .. ==> 0XF8000724[12:12] = 0x00000001U 10936 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10937 // .. DisableRcvr = 0 10938 // .. ==> 0XF8000724[13:13] = 0x00000000U 10939 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10940 // .. 10941 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001202U), 10942 // .. TRI_ENABLE = 0 10943 // .. ==> 0XF8000728[0:0] = 0x00000000U 10944 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10945 // .. L0_SEL = 1 10946 // .. ==> 0XF8000728[1:1] = 0x00000001U 10947 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10948 // .. L1_SEL = 0 10949 // .. ==> 0XF8000728[2:2] = 0x00000000U 10950 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10951 // .. L2_SEL = 0 10952 // .. ==> 0XF8000728[4:3] = 0x00000000U 10953 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10954 // .. L3_SEL = 0 10955 // .. ==> 0XF8000728[7:5] = 0x00000000U 10956 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10957 // .. Speed = 0 10958 // .. ==> 0XF8000728[8:8] = 0x00000000U 10959 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10960 // .. IO_Type = 1 10961 // .. ==> 0XF8000728[11:9] = 0x00000001U 10962 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10963 // .. PULLUP = 1 10964 // .. ==> 0XF8000728[12:12] = 0x00000001U 10965 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10966 // .. DisableRcvr = 0 10967 // .. ==> 0XF8000728[13:13] = 0x00000000U 10968 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10969 // .. 10970 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001202U), 10971 // .. TRI_ENABLE = 0 10972 // .. ==> 0XF800072C[0:0] = 0x00000000U 10973 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10974 // .. L0_SEL = 1 10975 // .. ==> 0XF800072C[1:1] = 0x00000001U 10976 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10977 // .. L1_SEL = 0 10978 // .. ==> 0XF800072C[2:2] = 0x00000000U 10979 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10980 // .. L2_SEL = 0 10981 // .. ==> 0XF800072C[4:3] = 0x00000000U 10982 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10983 // .. L3_SEL = 0 10984 // .. ==> 0XF800072C[7:5] = 0x00000000U 10985 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10986 // .. Speed = 0 10987 // .. ==> 0XF800072C[8:8] = 0x00000000U 10988 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10989 // .. IO_Type = 1 10990 // .. ==> 0XF800072C[11:9] = 0x00000001U 10991 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10992 // .. PULLUP = 1 10993 // .. ==> 0XF800072C[12:12] = 0x00000001U 10994 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10995 // .. DisableRcvr = 0 10996 // .. ==> 0XF800072C[13:13] = 0x00000000U 10997 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10998 // .. 10999 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001202U), 11000 // .. TRI_ENABLE = 0 11001 // .. ==> 0XF8000730[0:0] = 0x00000000U 11002 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11003 // .. L0_SEL = 1 11004 // .. ==> 0XF8000730[1:1] = 0x00000001U 11005 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11006 // .. L1_SEL = 0 11007 // .. ==> 0XF8000730[2:2] = 0x00000000U 11008 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11009 // .. L2_SEL = 0 11010 // .. ==> 0XF8000730[4:3] = 0x00000000U 11011 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11012 // .. L3_SEL = 0 11013 // .. ==> 0XF8000730[7:5] = 0x00000000U 11014 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11015 // .. Speed = 0 11016 // .. ==> 0XF8000730[8:8] = 0x00000000U 11017 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11018 // .. IO_Type = 1 11019 // .. ==> 0XF8000730[11:9] = 0x00000001U 11020 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11021 // .. PULLUP = 1 11022 // .. ==> 0XF8000730[12:12] = 0x00000001U 11023 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 11024 // .. DisableRcvr = 0 11025 // .. ==> 0XF8000730[13:13] = 0x00000000U 11026 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11027 // .. 11028 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001202U), 11029 // .. TRI_ENABLE = 0 11030 // .. ==> 0XF8000734[0:0] = 0x00000000U 11031 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11032 // .. L0_SEL = 1 11033 // .. ==> 0XF8000734[1:1] = 0x00000001U 11034 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11035 // .. L1_SEL = 0 11036 // .. ==> 0XF8000734[2:2] = 0x00000000U 11037 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11038 // .. L2_SEL = 0 11039 // .. ==> 0XF8000734[4:3] = 0x00000000U 11040 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11041 // .. L3_SEL = 0 11042 // .. ==> 0XF8000734[7:5] = 0x00000000U 11043 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11044 // .. Speed = 0 11045 // .. ==> 0XF8000734[8:8] = 0x00000000U 11046 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11047 // .. IO_Type = 1 11048 // .. ==> 0XF8000734[11:9] = 0x00000001U 11049 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11050 // .. PULLUP = 1 11051 // .. ==> 0XF8000734[12:12] = 0x00000001U 11052 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 11053 // .. DisableRcvr = 0 11054 // .. ==> 0XF8000734[13:13] = 0x00000000U 11055 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11056 // .. 11057 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001202U), 11058 // .. TRI_ENABLE = 1 11059 // .. ==> 0XF8000738[0:0] = 0x00000001U 11060 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11061 // .. Speed = 0 11062 // .. ==> 0XF8000738[8:8] = 0x00000000U 11063 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11064 // .. IO_Type = 1 11065 // .. ==> 0XF8000738[11:9] = 0x00000001U 11066 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11067 // .. PULLUP = 1 11068 // .. ==> 0XF8000738[12:12] = 0x00000001U 11069 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 11070 // .. DisableRcvr = 0 11071 // .. ==> 0XF8000738[13:13] = 0x00000000U 11072 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11073 // .. 11074 EMIT_MASKWRITE(0XF8000738, 0x00003F01U ,0x00001201U), 11075 // .. TRI_ENABLE = 1 11076 // .. ==> 0XF800073C[0:0] = 0x00000001U 11077 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11078 // .. Speed = 0 11079 // .. ==> 0XF800073C[8:8] = 0x00000000U 11080 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11081 // .. IO_Type = 1 11082 // .. ==> 0XF800073C[11:9] = 0x00000001U 11083 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11084 // .. PULLUP = 1 11085 // .. ==> 0XF800073C[12:12] = 0x00000001U 11086 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 11087 // .. DisableRcvr = 0 11088 // .. ==> 0XF800073C[13:13] = 0x00000000U 11089 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11090 // .. 11091 EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U), 11092 // .. TRI_ENABLE = 0 11093 // .. ==> 0XF8000740[0:0] = 0x00000000U 11094 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11095 // .. L0_SEL = 1 11096 // .. ==> 0XF8000740[1:1] = 0x00000001U 11097 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11098 // .. L1_SEL = 0 11099 // .. ==> 0XF8000740[2:2] = 0x00000000U 11100 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11101 // .. L2_SEL = 0 11102 // .. ==> 0XF8000740[4:3] = 0x00000000U 11103 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11104 // .. L3_SEL = 0 11105 // .. ==> 0XF8000740[7:5] = 0x00000000U 11106 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11107 // .. Speed = 0 11108 // .. ==> 0XF8000740[8:8] = 0x00000000U 11109 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11110 // .. IO_Type = 4 11111 // .. ==> 0XF8000740[11:9] = 0x00000004U 11112 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11113 // .. PULLUP = 0 11114 // .. ==> 0XF8000740[12:12] = 0x00000000U 11115 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11116 // .. DisableRcvr = 1 11117 // .. ==> 0XF8000740[13:13] = 0x00000001U 11118 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 11119 // .. 11120 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U), 11121 // .. TRI_ENABLE = 0 11122 // .. ==> 0XF8000744[0:0] = 0x00000000U 11123 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11124 // .. L0_SEL = 1 11125 // .. ==> 0XF8000744[1:1] = 0x00000001U 11126 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11127 // .. L1_SEL = 0 11128 // .. ==> 0XF8000744[2:2] = 0x00000000U 11129 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11130 // .. L2_SEL = 0 11131 // .. ==> 0XF8000744[4:3] = 0x00000000U 11132 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11133 // .. L3_SEL = 0 11134 // .. ==> 0XF8000744[7:5] = 0x00000000U 11135 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11136 // .. Speed = 0 11137 // .. ==> 0XF8000744[8:8] = 0x00000000U 11138 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11139 // .. IO_Type = 4 11140 // .. ==> 0XF8000744[11:9] = 0x00000004U 11141 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11142 // .. PULLUP = 0 11143 // .. ==> 0XF8000744[12:12] = 0x00000000U 11144 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11145 // .. DisableRcvr = 1 11146 // .. ==> 0XF8000744[13:13] = 0x00000001U 11147 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 11148 // .. 11149 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U), 11150 // .. TRI_ENABLE = 0 11151 // .. ==> 0XF8000748[0:0] = 0x00000000U 11152 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11153 // .. L0_SEL = 1 11154 // .. ==> 0XF8000748[1:1] = 0x00000001U 11155 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11156 // .. L1_SEL = 0 11157 // .. ==> 0XF8000748[2:2] = 0x00000000U 11158 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11159 // .. L2_SEL = 0 11160 // .. ==> 0XF8000748[4:3] = 0x00000000U 11161 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11162 // .. L3_SEL = 0 11163 // .. ==> 0XF8000748[7:5] = 0x00000000U 11164 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11165 // .. Speed = 0 11166 // .. ==> 0XF8000748[8:8] = 0x00000000U 11167 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11168 // .. IO_Type = 4 11169 // .. ==> 0XF8000748[11:9] = 0x00000004U 11170 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11171 // .. PULLUP = 0 11172 // .. ==> 0XF8000748[12:12] = 0x00000000U 11173 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11174 // .. DisableRcvr = 1 11175 // .. ==> 0XF8000748[13:13] = 0x00000001U 11176 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 11177 // .. 11178 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U), 11179 // .. TRI_ENABLE = 0 11180 // .. ==> 0XF800074C[0:0] = 0x00000000U 11181 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11182 // .. L0_SEL = 1 11183 // .. ==> 0XF800074C[1:1] = 0x00000001U 11184 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11185 // .. L1_SEL = 0 11186 // .. ==> 0XF800074C[2:2] = 0x00000000U 11187 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11188 // .. L2_SEL = 0 11189 // .. ==> 0XF800074C[4:3] = 0x00000000U 11190 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11191 // .. L3_SEL = 0 11192 // .. ==> 0XF800074C[7:5] = 0x00000000U 11193 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11194 // .. Speed = 0 11195 // .. ==> 0XF800074C[8:8] = 0x00000000U 11196 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11197 // .. IO_Type = 4 11198 // .. ==> 0XF800074C[11:9] = 0x00000004U 11199 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11200 // .. PULLUP = 0 11201 // .. ==> 0XF800074C[12:12] = 0x00000000U 11202 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11203 // .. DisableRcvr = 1 11204 // .. ==> 0XF800074C[13:13] = 0x00000001U 11205 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 11206 // .. 11207 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U), 11208 // .. TRI_ENABLE = 0 11209 // .. ==> 0XF8000750[0:0] = 0x00000000U 11210 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11211 // .. L0_SEL = 1 11212 // .. ==> 0XF8000750[1:1] = 0x00000001U 11213 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11214 // .. L1_SEL = 0 11215 // .. ==> 0XF8000750[2:2] = 0x00000000U 11216 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11217 // .. L2_SEL = 0 11218 // .. ==> 0XF8000750[4:3] = 0x00000000U 11219 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11220 // .. L3_SEL = 0 11221 // .. ==> 0XF8000750[7:5] = 0x00000000U 11222 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11223 // .. Speed = 0 11224 // .. ==> 0XF8000750[8:8] = 0x00000000U 11225 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11226 // .. IO_Type = 4 11227 // .. ==> 0XF8000750[11:9] = 0x00000004U 11228 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11229 // .. PULLUP = 0 11230 // .. ==> 0XF8000750[12:12] = 0x00000000U 11231 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11232 // .. DisableRcvr = 1 11233 // .. ==> 0XF8000750[13:13] = 0x00000001U 11234 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 11235 // .. 11236 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U), 11237 // .. TRI_ENABLE = 0 11238 // .. ==> 0XF8000754[0:0] = 0x00000000U 11239 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11240 // .. L0_SEL = 1 11241 // .. ==> 0XF8000754[1:1] = 0x00000001U 11242 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11243 // .. L1_SEL = 0 11244 // .. ==> 0XF8000754[2:2] = 0x00000000U 11245 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11246 // .. L2_SEL = 0 11247 // .. ==> 0XF8000754[4:3] = 0x00000000U 11248 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11249 // .. L3_SEL = 0 11250 // .. ==> 0XF8000754[7:5] = 0x00000000U 11251 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11252 // .. Speed = 0 11253 // .. ==> 0XF8000754[8:8] = 0x00000000U 11254 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11255 // .. IO_Type = 4 11256 // .. ==> 0XF8000754[11:9] = 0x00000004U 11257 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11258 // .. PULLUP = 0 11259 // .. ==> 0XF8000754[12:12] = 0x00000000U 11260 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11261 // .. DisableRcvr = 1 11262 // .. ==> 0XF8000754[13:13] = 0x00000001U 11263 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 11264 // .. 11265 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U), 11266 // .. TRI_ENABLE = 1 11267 // .. ==> 0XF8000758[0:0] = 0x00000001U 11268 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11269 // .. L0_SEL = 1 11270 // .. ==> 0XF8000758[1:1] = 0x00000001U 11271 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11272 // .. L1_SEL = 0 11273 // .. ==> 0XF8000758[2:2] = 0x00000000U 11274 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11275 // .. L2_SEL = 0 11276 // .. ==> 0XF8000758[4:3] = 0x00000000U 11277 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11278 // .. L3_SEL = 0 11279 // .. ==> 0XF8000758[7:5] = 0x00000000U 11280 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11281 // .. Speed = 0 11282 // .. ==> 0XF8000758[8:8] = 0x00000000U 11283 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11284 // .. IO_Type = 4 11285 // .. ==> 0XF8000758[11:9] = 0x00000004U 11286 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11287 // .. PULLUP = 0 11288 // .. ==> 0XF8000758[12:12] = 0x00000000U 11289 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11290 // .. DisableRcvr = 0 11291 // .. ==> 0XF8000758[13:13] = 0x00000000U 11292 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11293 // .. 11294 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U), 11295 // .. TRI_ENABLE = 1 11296 // .. ==> 0XF800075C[0:0] = 0x00000001U 11297 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11298 // .. L0_SEL = 1 11299 // .. ==> 0XF800075C[1:1] = 0x00000001U 11300 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11301 // .. L1_SEL = 0 11302 // .. ==> 0XF800075C[2:2] = 0x00000000U 11303 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11304 // .. L2_SEL = 0 11305 // .. ==> 0XF800075C[4:3] = 0x00000000U 11306 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11307 // .. L3_SEL = 0 11308 // .. ==> 0XF800075C[7:5] = 0x00000000U 11309 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11310 // .. Speed = 0 11311 // .. ==> 0XF800075C[8:8] = 0x00000000U 11312 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11313 // .. IO_Type = 4 11314 // .. ==> 0XF800075C[11:9] = 0x00000004U 11315 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11316 // .. PULLUP = 0 11317 // .. ==> 0XF800075C[12:12] = 0x00000000U 11318 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11319 // .. DisableRcvr = 0 11320 // .. ==> 0XF800075C[13:13] = 0x00000000U 11321 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11322 // .. 11323 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U), 11324 // .. TRI_ENABLE = 1 11325 // .. ==> 0XF8000760[0:0] = 0x00000001U 11326 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11327 // .. L0_SEL = 1 11328 // .. ==> 0XF8000760[1:1] = 0x00000001U 11329 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11330 // .. L1_SEL = 0 11331 // .. ==> 0XF8000760[2:2] = 0x00000000U 11332 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11333 // .. L2_SEL = 0 11334 // .. ==> 0XF8000760[4:3] = 0x00000000U 11335 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11336 // .. L3_SEL = 0 11337 // .. ==> 0XF8000760[7:5] = 0x00000000U 11338 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11339 // .. Speed = 0 11340 // .. ==> 0XF8000760[8:8] = 0x00000000U 11341 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11342 // .. IO_Type = 4 11343 // .. ==> 0XF8000760[11:9] = 0x00000004U 11344 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11345 // .. PULLUP = 0 11346 // .. ==> 0XF8000760[12:12] = 0x00000000U 11347 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11348 // .. DisableRcvr = 0 11349 // .. ==> 0XF8000760[13:13] = 0x00000000U 11350 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11351 // .. 11352 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U), 11353 // .. TRI_ENABLE = 1 11354 // .. ==> 0XF8000764[0:0] = 0x00000001U 11355 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11356 // .. L0_SEL = 1 11357 // .. ==> 0XF8000764[1:1] = 0x00000001U 11358 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11359 // .. L1_SEL = 0 11360 // .. ==> 0XF8000764[2:2] = 0x00000000U 11361 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11362 // .. L2_SEL = 0 11363 // .. ==> 0XF8000764[4:3] = 0x00000000U 11364 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11365 // .. L3_SEL = 0 11366 // .. ==> 0XF8000764[7:5] = 0x00000000U 11367 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11368 // .. Speed = 0 11369 // .. ==> 0XF8000764[8:8] = 0x00000000U 11370 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11371 // .. IO_Type = 4 11372 // .. ==> 0XF8000764[11:9] = 0x00000004U 11373 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11374 // .. PULLUP = 0 11375 // .. ==> 0XF8000764[12:12] = 0x00000000U 11376 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11377 // .. DisableRcvr = 0 11378 // .. ==> 0XF8000764[13:13] = 0x00000000U 11379 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11380 // .. 11381 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U), 11382 // .. TRI_ENABLE = 1 11383 // .. ==> 0XF8000768[0:0] = 0x00000001U 11384 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11385 // .. L0_SEL = 1 11386 // .. ==> 0XF8000768[1:1] = 0x00000001U 11387 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11388 // .. L1_SEL = 0 11389 // .. ==> 0XF8000768[2:2] = 0x00000000U 11390 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11391 // .. L2_SEL = 0 11392 // .. ==> 0XF8000768[4:3] = 0x00000000U 11393 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11394 // .. L3_SEL = 0 11395 // .. ==> 0XF8000768[7:5] = 0x00000000U 11396 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11397 // .. Speed = 0 11398 // .. ==> 0XF8000768[8:8] = 0x00000000U 11399 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11400 // .. IO_Type = 4 11401 // .. ==> 0XF8000768[11:9] = 0x00000004U 11402 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11403 // .. PULLUP = 0 11404 // .. ==> 0XF8000768[12:12] = 0x00000000U 11405 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11406 // .. DisableRcvr = 0 11407 // .. ==> 0XF8000768[13:13] = 0x00000000U 11408 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11409 // .. 11410 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U), 11411 // .. TRI_ENABLE = 1 11412 // .. ==> 0XF800076C[0:0] = 0x00000001U 11413 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11414 // .. L0_SEL = 1 11415 // .. ==> 0XF800076C[1:1] = 0x00000001U 11416 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11417 // .. L1_SEL = 0 11418 // .. ==> 0XF800076C[2:2] = 0x00000000U 11419 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11420 // .. L2_SEL = 0 11421 // .. ==> 0XF800076C[4:3] = 0x00000000U 11422 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11423 // .. L3_SEL = 0 11424 // .. ==> 0XF800076C[7:5] = 0x00000000U 11425 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11426 // .. Speed = 0 11427 // .. ==> 0XF800076C[8:8] = 0x00000000U 11428 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11429 // .. IO_Type = 4 11430 // .. ==> 0XF800076C[11:9] = 0x00000004U 11431 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11432 // .. PULLUP = 0 11433 // .. ==> 0XF800076C[12:12] = 0x00000000U 11434 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11435 // .. DisableRcvr = 0 11436 // .. ==> 0XF800076C[13:13] = 0x00000000U 11437 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11438 // .. 11439 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U), 11440 // .. TRI_ENABLE = 0 11441 // .. ==> 0XF8000770[0:0] = 0x00000000U 11442 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11443 // .. L0_SEL = 0 11444 // .. ==> 0XF8000770[1:1] = 0x00000000U 11445 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11446 // .. L1_SEL = 1 11447 // .. ==> 0XF8000770[2:2] = 0x00000001U 11448 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11449 // .. L2_SEL = 0 11450 // .. ==> 0XF8000770[4:3] = 0x00000000U 11451 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11452 // .. L3_SEL = 0 11453 // .. ==> 0XF8000770[7:5] = 0x00000000U 11454 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11455 // .. Speed = 0 11456 // .. ==> 0XF8000770[8:8] = 0x00000000U 11457 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11458 // .. IO_Type = 1 11459 // .. ==> 0XF8000770[11:9] = 0x00000001U 11460 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11461 // .. PULLUP = 0 11462 // .. ==> 0XF8000770[12:12] = 0x00000000U 11463 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11464 // .. DisableRcvr = 0 11465 // .. ==> 0XF8000770[13:13] = 0x00000000U 11466 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11467 // .. 11468 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U), 11469 // .. TRI_ENABLE = 1 11470 // .. ==> 0XF8000774[0:0] = 0x00000001U 11471 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11472 // .. L0_SEL = 0 11473 // .. ==> 0XF8000774[1:1] = 0x00000000U 11474 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11475 // .. L1_SEL = 1 11476 // .. ==> 0XF8000774[2:2] = 0x00000001U 11477 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11478 // .. L2_SEL = 0 11479 // .. ==> 0XF8000774[4:3] = 0x00000000U 11480 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11481 // .. L3_SEL = 0 11482 // .. ==> 0XF8000774[7:5] = 0x00000000U 11483 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11484 // .. Speed = 0 11485 // .. ==> 0XF8000774[8:8] = 0x00000000U 11486 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11487 // .. IO_Type = 1 11488 // .. ==> 0XF8000774[11:9] = 0x00000001U 11489 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11490 // .. PULLUP = 0 11491 // .. ==> 0XF8000774[12:12] = 0x00000000U 11492 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11493 // .. DisableRcvr = 0 11494 // .. ==> 0XF8000774[13:13] = 0x00000000U 11495 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11496 // .. 11497 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U), 11498 // .. TRI_ENABLE = 0 11499 // .. ==> 0XF8000778[0:0] = 0x00000000U 11500 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11501 // .. L0_SEL = 0 11502 // .. ==> 0XF8000778[1:1] = 0x00000000U 11503 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11504 // .. L1_SEL = 1 11505 // .. ==> 0XF8000778[2:2] = 0x00000001U 11506 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11507 // .. L2_SEL = 0 11508 // .. ==> 0XF8000778[4:3] = 0x00000000U 11509 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11510 // .. L3_SEL = 0 11511 // .. ==> 0XF8000778[7:5] = 0x00000000U 11512 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11513 // .. Speed = 0 11514 // .. ==> 0XF8000778[8:8] = 0x00000000U 11515 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11516 // .. IO_Type = 1 11517 // .. ==> 0XF8000778[11:9] = 0x00000001U 11518 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11519 // .. PULLUP = 0 11520 // .. ==> 0XF8000778[12:12] = 0x00000000U 11521 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11522 // .. DisableRcvr = 0 11523 // .. ==> 0XF8000778[13:13] = 0x00000000U 11524 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11525 // .. 11526 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U), 11527 // .. TRI_ENABLE = 1 11528 // .. ==> 0XF800077C[0:0] = 0x00000001U 11529 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11530 // .. L0_SEL = 0 11531 // .. ==> 0XF800077C[1:1] = 0x00000000U 11532 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11533 // .. L1_SEL = 1 11534 // .. ==> 0XF800077C[2:2] = 0x00000001U 11535 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11536 // .. L2_SEL = 0 11537 // .. ==> 0XF800077C[4:3] = 0x00000000U 11538 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11539 // .. L3_SEL = 0 11540 // .. ==> 0XF800077C[7:5] = 0x00000000U 11541 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11542 // .. Speed = 0 11543 // .. ==> 0XF800077C[8:8] = 0x00000000U 11544 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11545 // .. IO_Type = 1 11546 // .. ==> 0XF800077C[11:9] = 0x00000001U 11547 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11548 // .. PULLUP = 0 11549 // .. ==> 0XF800077C[12:12] = 0x00000000U 11550 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11551 // .. DisableRcvr = 0 11552 // .. ==> 0XF800077C[13:13] = 0x00000000U 11553 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11554 // .. 11555 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U), 11556 // .. TRI_ENABLE = 0 11557 // .. ==> 0XF8000780[0:0] = 0x00000000U 11558 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11559 // .. L0_SEL = 0 11560 // .. ==> 0XF8000780[1:1] = 0x00000000U 11561 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11562 // .. L1_SEL = 1 11563 // .. ==> 0XF8000780[2:2] = 0x00000001U 11564 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11565 // .. L2_SEL = 0 11566 // .. ==> 0XF8000780[4:3] = 0x00000000U 11567 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11568 // .. L3_SEL = 0 11569 // .. ==> 0XF8000780[7:5] = 0x00000000U 11570 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11571 // .. Speed = 0 11572 // .. ==> 0XF8000780[8:8] = 0x00000000U 11573 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11574 // .. IO_Type = 1 11575 // .. ==> 0XF8000780[11:9] = 0x00000001U 11576 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11577 // .. PULLUP = 0 11578 // .. ==> 0XF8000780[12:12] = 0x00000000U 11579 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11580 // .. DisableRcvr = 0 11581 // .. ==> 0XF8000780[13:13] = 0x00000000U 11582 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11583 // .. 11584 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U), 11585 // .. TRI_ENABLE = 0 11586 // .. ==> 0XF8000784[0:0] = 0x00000000U 11587 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11588 // .. L0_SEL = 0 11589 // .. ==> 0XF8000784[1:1] = 0x00000000U 11590 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11591 // .. L1_SEL = 1 11592 // .. ==> 0XF8000784[2:2] = 0x00000001U 11593 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11594 // .. L2_SEL = 0 11595 // .. ==> 0XF8000784[4:3] = 0x00000000U 11596 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11597 // .. L3_SEL = 0 11598 // .. ==> 0XF8000784[7:5] = 0x00000000U 11599 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11600 // .. Speed = 0 11601 // .. ==> 0XF8000784[8:8] = 0x00000000U 11602 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11603 // .. IO_Type = 1 11604 // .. ==> 0XF8000784[11:9] = 0x00000001U 11605 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11606 // .. PULLUP = 0 11607 // .. ==> 0XF8000784[12:12] = 0x00000000U 11608 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11609 // .. DisableRcvr = 0 11610 // .. ==> 0XF8000784[13:13] = 0x00000000U 11611 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11612 // .. 11613 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U), 11614 // .. TRI_ENABLE = 0 11615 // .. ==> 0XF8000788[0:0] = 0x00000000U 11616 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11617 // .. L0_SEL = 0 11618 // .. ==> 0XF8000788[1:1] = 0x00000000U 11619 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11620 // .. L1_SEL = 1 11621 // .. ==> 0XF8000788[2:2] = 0x00000001U 11622 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11623 // .. L2_SEL = 0 11624 // .. ==> 0XF8000788[4:3] = 0x00000000U 11625 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11626 // .. L3_SEL = 0 11627 // .. ==> 0XF8000788[7:5] = 0x00000000U 11628 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11629 // .. Speed = 0 11630 // .. ==> 0XF8000788[8:8] = 0x00000000U 11631 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11632 // .. IO_Type = 1 11633 // .. ==> 0XF8000788[11:9] = 0x00000001U 11634 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11635 // .. PULLUP = 0 11636 // .. ==> 0XF8000788[12:12] = 0x00000000U 11637 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11638 // .. DisableRcvr = 0 11639 // .. ==> 0XF8000788[13:13] = 0x00000000U 11640 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11641 // .. 11642 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U), 11643 // .. TRI_ENABLE = 0 11644 // .. ==> 0XF800078C[0:0] = 0x00000000U 11645 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11646 // .. L0_SEL = 0 11647 // .. ==> 0XF800078C[1:1] = 0x00000000U 11648 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11649 // .. L1_SEL = 1 11650 // .. ==> 0XF800078C[2:2] = 0x00000001U 11651 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11652 // .. L2_SEL = 0 11653 // .. ==> 0XF800078C[4:3] = 0x00000000U 11654 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11655 // .. L3_SEL = 0 11656 // .. ==> 0XF800078C[7:5] = 0x00000000U 11657 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11658 // .. Speed = 0 11659 // .. ==> 0XF800078C[8:8] = 0x00000000U 11660 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11661 // .. IO_Type = 1 11662 // .. ==> 0XF800078C[11:9] = 0x00000001U 11663 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11664 // .. PULLUP = 0 11665 // .. ==> 0XF800078C[12:12] = 0x00000000U 11666 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11667 // .. DisableRcvr = 0 11668 // .. ==> 0XF800078C[13:13] = 0x00000000U 11669 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11670 // .. 11671 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U), 11672 // .. TRI_ENABLE = 1 11673 // .. ==> 0XF8000790[0:0] = 0x00000001U 11674 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11675 // .. L0_SEL = 0 11676 // .. ==> 0XF8000790[1:1] = 0x00000000U 11677 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11678 // .. L1_SEL = 1 11679 // .. ==> 0XF8000790[2:2] = 0x00000001U 11680 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11681 // .. L2_SEL = 0 11682 // .. ==> 0XF8000790[4:3] = 0x00000000U 11683 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11684 // .. L3_SEL = 0 11685 // .. ==> 0XF8000790[7:5] = 0x00000000U 11686 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11687 // .. Speed = 0 11688 // .. ==> 0XF8000790[8:8] = 0x00000000U 11689 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11690 // .. IO_Type = 1 11691 // .. ==> 0XF8000790[11:9] = 0x00000001U 11692 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11693 // .. PULLUP = 0 11694 // .. ==> 0XF8000790[12:12] = 0x00000000U 11695 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11696 // .. DisableRcvr = 0 11697 // .. ==> 0XF8000790[13:13] = 0x00000000U 11698 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11699 // .. 11700 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U), 11701 // .. TRI_ENABLE = 0 11702 // .. ==> 0XF8000794[0:0] = 0x00000000U 11703 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11704 // .. L0_SEL = 0 11705 // .. ==> 0XF8000794[1:1] = 0x00000000U 11706 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11707 // .. L1_SEL = 1 11708 // .. ==> 0XF8000794[2:2] = 0x00000001U 11709 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11710 // .. L2_SEL = 0 11711 // .. ==> 0XF8000794[4:3] = 0x00000000U 11712 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11713 // .. L3_SEL = 0 11714 // .. ==> 0XF8000794[7:5] = 0x00000000U 11715 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11716 // .. Speed = 0 11717 // .. ==> 0XF8000794[8:8] = 0x00000000U 11718 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11719 // .. IO_Type = 1 11720 // .. ==> 0XF8000794[11:9] = 0x00000001U 11721 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11722 // .. PULLUP = 0 11723 // .. ==> 0XF8000794[12:12] = 0x00000000U 11724 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11725 // .. DisableRcvr = 0 11726 // .. ==> 0XF8000794[13:13] = 0x00000000U 11727 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11728 // .. 11729 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U), 11730 // .. TRI_ENABLE = 0 11731 // .. ==> 0XF8000798[0:0] = 0x00000000U 11732 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11733 // .. L0_SEL = 0 11734 // .. ==> 0XF8000798[1:1] = 0x00000000U 11735 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11736 // .. L1_SEL = 1 11737 // .. ==> 0XF8000798[2:2] = 0x00000001U 11738 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11739 // .. L2_SEL = 0 11740 // .. ==> 0XF8000798[4:3] = 0x00000000U 11741 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11742 // .. L3_SEL = 0 11743 // .. ==> 0XF8000798[7:5] = 0x00000000U 11744 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11745 // .. Speed = 0 11746 // .. ==> 0XF8000798[8:8] = 0x00000000U 11747 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11748 // .. IO_Type = 1 11749 // .. ==> 0XF8000798[11:9] = 0x00000001U 11750 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11751 // .. PULLUP = 0 11752 // .. ==> 0XF8000798[12:12] = 0x00000000U 11753 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11754 // .. DisableRcvr = 0 11755 // .. ==> 0XF8000798[13:13] = 0x00000000U 11756 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11757 // .. 11758 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U), 11759 // .. TRI_ENABLE = 0 11760 // .. ==> 0XF800079C[0:0] = 0x00000000U 11761 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11762 // .. L0_SEL = 0 11763 // .. ==> 0XF800079C[1:1] = 0x00000000U 11764 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11765 // .. L1_SEL = 1 11766 // .. ==> 0XF800079C[2:2] = 0x00000001U 11767 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11768 // .. L2_SEL = 0 11769 // .. ==> 0XF800079C[4:3] = 0x00000000U 11770 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11771 // .. L3_SEL = 0 11772 // .. ==> 0XF800079C[7:5] = 0x00000000U 11773 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11774 // .. Speed = 0 11775 // .. ==> 0XF800079C[8:8] = 0x00000000U 11776 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11777 // .. IO_Type = 1 11778 // .. ==> 0XF800079C[11:9] = 0x00000001U 11779 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11780 // .. PULLUP = 0 11781 // .. ==> 0XF800079C[12:12] = 0x00000000U 11782 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11783 // .. DisableRcvr = 0 11784 // .. ==> 0XF800079C[13:13] = 0x00000000U 11785 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11786 // .. 11787 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U), 11788 // .. TRI_ENABLE = 0 11789 // .. ==> 0XF80007A0[0:0] = 0x00000000U 11790 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11791 // .. L0_SEL = 0 11792 // .. ==> 0XF80007A0[1:1] = 0x00000000U 11793 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11794 // .. L1_SEL = 0 11795 // .. ==> 0XF80007A0[2:2] = 0x00000000U 11796 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11797 // .. L2_SEL = 0 11798 // .. ==> 0XF80007A0[4:3] = 0x00000000U 11799 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11800 // .. L3_SEL = 4 11801 // .. ==> 0XF80007A0[7:5] = 0x00000004U 11802 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11803 // .. Speed = 0 11804 // .. ==> 0XF80007A0[8:8] = 0x00000000U 11805 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11806 // .. IO_Type = 1 11807 // .. ==> 0XF80007A0[11:9] = 0x00000001U 11808 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11809 // .. PULLUP = 0 11810 // .. ==> 0XF80007A0[12:12] = 0x00000000U 11811 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11812 // .. DisableRcvr = 0 11813 // .. ==> 0XF80007A0[13:13] = 0x00000000U 11814 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11815 // .. 11816 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U), 11817 // .. TRI_ENABLE = 0 11818 // .. ==> 0XF80007A4[0:0] = 0x00000000U 11819 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11820 // .. L0_SEL = 0 11821 // .. ==> 0XF80007A4[1:1] = 0x00000000U 11822 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11823 // .. L1_SEL = 0 11824 // .. ==> 0XF80007A4[2:2] = 0x00000000U 11825 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11826 // .. L2_SEL = 0 11827 // .. ==> 0XF80007A4[4:3] = 0x00000000U 11828 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11829 // .. L3_SEL = 4 11830 // .. ==> 0XF80007A4[7:5] = 0x00000004U 11831 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11832 // .. Speed = 0 11833 // .. ==> 0XF80007A4[8:8] = 0x00000000U 11834 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11835 // .. IO_Type = 1 11836 // .. ==> 0XF80007A4[11:9] = 0x00000001U 11837 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11838 // .. PULLUP = 0 11839 // .. ==> 0XF80007A4[12:12] = 0x00000000U 11840 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11841 // .. DisableRcvr = 0 11842 // .. ==> 0XF80007A4[13:13] = 0x00000000U 11843 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11844 // .. 11845 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U), 11846 // .. TRI_ENABLE = 0 11847 // .. ==> 0XF80007A8[0:0] = 0x00000000U 11848 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11849 // .. L0_SEL = 0 11850 // .. ==> 0XF80007A8[1:1] = 0x00000000U 11851 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11852 // .. L1_SEL = 0 11853 // .. ==> 0XF80007A8[2:2] = 0x00000000U 11854 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11855 // .. L2_SEL = 0 11856 // .. ==> 0XF80007A8[4:3] = 0x00000000U 11857 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11858 // .. L3_SEL = 4 11859 // .. ==> 0XF80007A8[7:5] = 0x00000004U 11860 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11861 // .. Speed = 0 11862 // .. ==> 0XF80007A8[8:8] = 0x00000000U 11863 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11864 // .. IO_Type = 1 11865 // .. ==> 0XF80007A8[11:9] = 0x00000001U 11866 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11867 // .. PULLUP = 0 11868 // .. ==> 0XF80007A8[12:12] = 0x00000000U 11869 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11870 // .. DisableRcvr = 0 11871 // .. ==> 0XF80007A8[13:13] = 0x00000000U 11872 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11873 // .. 11874 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U), 11875 // .. TRI_ENABLE = 0 11876 // .. ==> 0XF80007AC[0:0] = 0x00000000U 11877 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11878 // .. L0_SEL = 0 11879 // .. ==> 0XF80007AC[1:1] = 0x00000000U 11880 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11881 // .. L1_SEL = 0 11882 // .. ==> 0XF80007AC[2:2] = 0x00000000U 11883 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11884 // .. L2_SEL = 0 11885 // .. ==> 0XF80007AC[4:3] = 0x00000000U 11886 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11887 // .. L3_SEL = 4 11888 // .. ==> 0XF80007AC[7:5] = 0x00000004U 11889 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11890 // .. Speed = 0 11891 // .. ==> 0XF80007AC[8:8] = 0x00000000U 11892 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11893 // .. IO_Type = 1 11894 // .. ==> 0XF80007AC[11:9] = 0x00000001U 11895 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11896 // .. PULLUP = 0 11897 // .. ==> 0XF80007AC[12:12] = 0x00000000U 11898 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11899 // .. DisableRcvr = 0 11900 // .. ==> 0XF80007AC[13:13] = 0x00000000U 11901 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11902 // .. 11903 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U), 11904 // .. TRI_ENABLE = 0 11905 // .. ==> 0XF80007B0[0:0] = 0x00000000U 11906 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11907 // .. L0_SEL = 0 11908 // .. ==> 0XF80007B0[1:1] = 0x00000000U 11909 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11910 // .. L1_SEL = 0 11911 // .. ==> 0XF80007B0[2:2] = 0x00000000U 11912 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11913 // .. L2_SEL = 0 11914 // .. ==> 0XF80007B0[4:3] = 0x00000000U 11915 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11916 // .. L3_SEL = 4 11917 // .. ==> 0XF80007B0[7:5] = 0x00000004U 11918 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11919 // .. Speed = 0 11920 // .. ==> 0XF80007B0[8:8] = 0x00000000U 11921 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11922 // .. IO_Type = 1 11923 // .. ==> 0XF80007B0[11:9] = 0x00000001U 11924 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11925 // .. PULLUP = 0 11926 // .. ==> 0XF80007B0[12:12] = 0x00000000U 11927 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11928 // .. DisableRcvr = 0 11929 // .. ==> 0XF80007B0[13:13] = 0x00000000U 11930 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11931 // .. 11932 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U), 11933 // .. TRI_ENABLE = 0 11934 // .. ==> 0XF80007B4[0:0] = 0x00000000U 11935 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11936 // .. L0_SEL = 0 11937 // .. ==> 0XF80007B4[1:1] = 0x00000000U 11938 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11939 // .. L1_SEL = 0 11940 // .. ==> 0XF80007B4[2:2] = 0x00000000U 11941 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11942 // .. L2_SEL = 0 11943 // .. ==> 0XF80007B4[4:3] = 0x00000000U 11944 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11945 // .. L3_SEL = 4 11946 // .. ==> 0XF80007B4[7:5] = 0x00000004U 11947 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11948 // .. Speed = 0 11949 // .. ==> 0XF80007B4[8:8] = 0x00000000U 11950 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11951 // .. IO_Type = 1 11952 // .. ==> 0XF80007B4[11:9] = 0x00000001U 11953 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11954 // .. PULLUP = 0 11955 // .. ==> 0XF80007B4[12:12] = 0x00000000U 11956 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11957 // .. DisableRcvr = 0 11958 // .. ==> 0XF80007B4[13:13] = 0x00000000U 11959 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11960 // .. 11961 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U), 11962 // .. TRI_ENABLE = 0 11963 // .. ==> 0XF80007B8[0:0] = 0x00000000U 11964 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11965 // .. L0_SEL = 0 11966 // .. ==> 0XF80007B8[1:1] = 0x00000000U 11967 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11968 // .. L1_SEL = 0 11969 // .. ==> 0XF80007B8[2:2] = 0x00000000U 11970 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11971 // .. L2_SEL = 0 11972 // .. ==> 0XF80007B8[4:3] = 0x00000000U 11973 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11974 // .. L3_SEL = 0 11975 // .. ==> 0XF80007B8[7:5] = 0x00000000U 11976 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11977 // .. Speed = 0 11978 // .. ==> 0XF80007B8[8:8] = 0x00000000U 11979 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11980 // .. IO_Type = 1 11981 // .. ==> 0XF80007B8[11:9] = 0x00000001U 11982 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11983 // .. PULLUP = 1 11984 // .. ==> 0XF80007B8[12:12] = 0x00000001U 11985 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 11986 // .. DisableRcvr = 0 11987 // .. ==> 0XF80007B8[13:13] = 0x00000000U 11988 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11989 // .. 11990 EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001200U), 11991 // .. TRI_ENABLE = 0 11992 // .. ==> 0XF80007BC[0:0] = 0x00000000U 11993 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11994 // .. L0_SEL = 0 11995 // .. ==> 0XF80007BC[1:1] = 0x00000000U 11996 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11997 // .. L1_SEL = 0 11998 // .. ==> 0XF80007BC[2:2] = 0x00000000U 11999 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12000 // .. L2_SEL = 0 12001 // .. ==> 0XF80007BC[4:3] = 0x00000000U 12002 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12003 // .. L3_SEL = 0 12004 // .. ==> 0XF80007BC[7:5] = 0x00000000U 12005 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 12006 // .. Speed = 0 12007 // .. ==> 0XF80007BC[8:8] = 0x00000000U 12008 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12009 // .. IO_Type = 1 12010 // .. ==> 0XF80007BC[11:9] = 0x00000001U 12011 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12012 // .. PULLUP = 1 12013 // .. ==> 0XF80007BC[12:12] = 0x00000001U 12014 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 12015 // .. DisableRcvr = 0 12016 // .. ==> 0XF80007BC[13:13] = 0x00000000U 12017 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12018 // .. 12019 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001200U), 12020 // .. TRI_ENABLE = 0 12021 // .. ==> 0XF80007C0[0:0] = 0x00000000U 12022 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12023 // .. L0_SEL = 0 12024 // .. ==> 0XF80007C0[1:1] = 0x00000000U 12025 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12026 // .. L1_SEL = 0 12027 // .. ==> 0XF80007C0[2:2] = 0x00000000U 12028 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12029 // .. L2_SEL = 0 12030 // .. ==> 0XF80007C0[4:3] = 0x00000000U 12031 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12032 // .. L3_SEL = 7 12033 // .. ==> 0XF80007C0[7:5] = 0x00000007U 12034 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 12035 // .. Speed = 0 12036 // .. ==> 0XF80007C0[8:8] = 0x00000000U 12037 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12038 // .. IO_Type = 1 12039 // .. ==> 0XF80007C0[11:9] = 0x00000001U 12040 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12041 // .. PULLUP = 0 12042 // .. ==> 0XF80007C0[12:12] = 0x00000000U 12043 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 12044 // .. DisableRcvr = 0 12045 // .. ==> 0XF80007C0[13:13] = 0x00000000U 12046 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12047 // .. 12048 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U), 12049 // .. TRI_ENABLE = 1 12050 // .. ==> 0XF80007C4[0:0] = 0x00000001U 12051 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 12052 // .. L0_SEL = 0 12053 // .. ==> 0XF80007C4[1:1] = 0x00000000U 12054 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12055 // .. L1_SEL = 0 12056 // .. ==> 0XF80007C4[2:2] = 0x00000000U 12057 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12058 // .. L2_SEL = 0 12059 // .. ==> 0XF80007C4[4:3] = 0x00000000U 12060 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12061 // .. L3_SEL = 7 12062 // .. ==> 0XF80007C4[7:5] = 0x00000007U 12063 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 12064 // .. Speed = 0 12065 // .. ==> 0XF80007C4[8:8] = 0x00000000U 12066 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12067 // .. IO_Type = 1 12068 // .. ==> 0XF80007C4[11:9] = 0x00000001U 12069 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12070 // .. PULLUP = 0 12071 // .. ==> 0XF80007C4[12:12] = 0x00000000U 12072 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 12073 // .. DisableRcvr = 0 12074 // .. ==> 0XF80007C4[13:13] = 0x00000000U 12075 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12076 // .. 12077 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U), 12078 // .. TRI_ENABLE = 0 12079 // .. ==> 0XF80007C8[0:0] = 0x00000000U 12080 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12081 // .. L0_SEL = 0 12082 // .. ==> 0XF80007C8[1:1] = 0x00000000U 12083 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12084 // .. L1_SEL = 0 12085 // .. ==> 0XF80007C8[2:2] = 0x00000000U 12086 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12087 // .. L2_SEL = 0 12088 // .. ==> 0XF80007C8[4:3] = 0x00000000U 12089 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12090 // .. L3_SEL = 2 12091 // .. ==> 0XF80007C8[7:5] = 0x00000002U 12092 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 12093 // .. Speed = 0 12094 // .. ==> 0XF80007C8[8:8] = 0x00000000U 12095 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12096 // .. IO_Type = 1 12097 // .. ==> 0XF80007C8[11:9] = 0x00000001U 12098 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12099 // .. PULLUP = 1 12100 // .. ==> 0XF80007C8[12:12] = 0x00000001U 12101 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 12102 // .. DisableRcvr = 0 12103 // .. ==> 0XF80007C8[13:13] = 0x00000000U 12104 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12105 // .. 12106 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U), 12107 // .. TRI_ENABLE = 0 12108 // .. ==> 0XF80007CC[0:0] = 0x00000000U 12109 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12110 // .. L0_SEL = 0 12111 // .. ==> 0XF80007CC[1:1] = 0x00000000U 12112 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12113 // .. L1_SEL = 0 12114 // .. ==> 0XF80007CC[2:2] = 0x00000000U 12115 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12116 // .. L2_SEL = 0 12117 // .. ==> 0XF80007CC[4:3] = 0x00000000U 12118 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12119 // .. L3_SEL = 2 12120 // .. ==> 0XF80007CC[7:5] = 0x00000002U 12121 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 12122 // .. Speed = 0 12123 // .. ==> 0XF80007CC[8:8] = 0x00000000U 12124 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12125 // .. IO_Type = 1 12126 // .. ==> 0XF80007CC[11:9] = 0x00000001U 12127 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12128 // .. PULLUP = 1 12129 // .. ==> 0XF80007CC[12:12] = 0x00000001U 12130 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 12131 // .. DisableRcvr = 0 12132 // .. ==> 0XF80007CC[13:13] = 0x00000000U 12133 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12134 // .. 12135 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U), 12136 // .. TRI_ENABLE = 0 12137 // .. ==> 0XF80007D0[0:0] = 0x00000000U 12138 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12139 // .. L0_SEL = 0 12140 // .. ==> 0XF80007D0[1:1] = 0x00000000U 12141 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12142 // .. L1_SEL = 0 12143 // .. ==> 0XF80007D0[2:2] = 0x00000000U 12144 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12145 // .. L2_SEL = 0 12146 // .. ==> 0XF80007D0[4:3] = 0x00000000U 12147 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12148 // .. L3_SEL = 4 12149 // .. ==> 0XF80007D0[7:5] = 0x00000004U 12150 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 12151 // .. Speed = 0 12152 // .. ==> 0XF80007D0[8:8] = 0x00000000U 12153 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12154 // .. IO_Type = 1 12155 // .. ==> 0XF80007D0[11:9] = 0x00000001U 12156 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12157 // .. PULLUP = 0 12158 // .. ==> 0XF80007D0[12:12] = 0x00000000U 12159 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 12160 // .. DisableRcvr = 0 12161 // .. ==> 0XF80007D0[13:13] = 0x00000000U 12162 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12163 // .. 12164 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U), 12165 // .. TRI_ENABLE = 0 12166 // .. ==> 0XF80007D4[0:0] = 0x00000000U 12167 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12168 // .. L0_SEL = 0 12169 // .. ==> 0XF80007D4[1:1] = 0x00000000U 12170 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12171 // .. L1_SEL = 0 12172 // .. ==> 0XF80007D4[2:2] = 0x00000000U 12173 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12174 // .. L2_SEL = 0 12175 // .. ==> 0XF80007D4[4:3] = 0x00000000U 12176 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12177 // .. L3_SEL = 4 12178 // .. ==> 0XF80007D4[7:5] = 0x00000004U 12179 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 12180 // .. Speed = 0 12181 // .. ==> 0XF80007D4[8:8] = 0x00000000U 12182 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12183 // .. IO_Type = 1 12184 // .. ==> 0XF80007D4[11:9] = 0x00000001U 12185 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12186 // .. PULLUP = 0 12187 // .. ==> 0XF80007D4[12:12] = 0x00000000U 12188 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 12189 // .. DisableRcvr = 0 12190 // .. ==> 0XF80007D4[13:13] = 0x00000000U 12191 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12192 // .. 12193 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U), 12194 // .. SDIO0_WP_SEL = 15 12195 // .. ==> 0XF8000830[5:0] = 0x0000000FU 12196 // .. ==> MASK : 0x0000003FU VAL : 0x0000000FU 12197 // .. SDIO0_CD_SEL = 14 12198 // .. ==> 0XF8000830[21:16] = 0x0000000EU 12199 // .. ==> MASK : 0x003F0000U VAL : 0x000E0000U 12200 // .. 12201 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x000E000FU), 12202 // .. FINISH: MIO PROGRAMMING 12203 // .. START: LOCK IT BACK 12204 // .. LOCK_KEY = 0X767B 12205 // .. ==> 0XF8000004[15:0] = 0x0000767BU 12206 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 12207 // .. 12208 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 12209 // .. FINISH: LOCK IT BACK 12210 // FINISH: top 12211 // 12212 EMIT_EXIT(), 12213 12214 // 12215 }; 12216 12217 unsigned long ps7_peripherals_init_data_1_0[] = { 12218 // START: top 12219 // .. START: SLCR SETTINGS 12220 // .. UNLOCK_KEY = 0XDF0D 12221 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 12222 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 12223 // .. 12224 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 12225 // .. FINISH: SLCR SETTINGS 12226 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS 12227 // .. IBUF_DISABLE_MODE = 0x1 12228 // .. ==> 0XF8000B48[7:7] = 0x00000001U 12229 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 12230 // .. TERM_DISABLE_MODE = 0x1 12231 // .. ==> 0XF8000B48[8:8] = 0x00000001U 12232 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 12233 // .. 12234 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U), 12235 // .. IBUF_DISABLE_MODE = 0x1 12236 // .. ==> 0XF8000B4C[7:7] = 0x00000001U 12237 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 12238 // .. TERM_DISABLE_MODE = 0x1 12239 // .. ==> 0XF8000B4C[8:8] = 0x00000001U 12240 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 12241 // .. 12242 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U), 12243 // .. IBUF_DISABLE_MODE = 0x1 12244 // .. ==> 0XF8000B50[7:7] = 0x00000001U 12245 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 12246 // .. TERM_DISABLE_MODE = 0x1 12247 // .. ==> 0XF8000B50[8:8] = 0x00000001U 12248 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 12249 // .. 12250 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U), 12251 // .. IBUF_DISABLE_MODE = 0x1 12252 // .. ==> 0XF8000B54[7:7] = 0x00000001U 12253 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 12254 // .. TERM_DISABLE_MODE = 0x1 12255 // .. ==> 0XF8000B54[8:8] = 0x00000001U 12256 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 12257 // .. 12258 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U), 12259 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS 12260 // .. START: LOCK IT BACK 12261 // .. LOCK_KEY = 0X767B 12262 // .. ==> 0XF8000004[15:0] = 0x0000767BU 12263 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 12264 // .. 12265 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 12266 // .. FINISH: LOCK IT BACK 12267 // .. START: SRAM/NOR SET OPMODE 12268 // .. FINISH: SRAM/NOR SET OPMODE 12269 // .. START: UART REGISTERS 12270 // .. BDIV = 0x6 12271 // .. ==> 0XE0001034[7:0] = 0x00000006U 12272 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U 12273 // .. 12274 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U), 12275 // .. CD = 0x3e 12276 // .. ==> 0XE0001018[15:0] = 0x0000003EU 12277 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU 12278 // .. 12279 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU), 12280 // .. STPBRK = 0x0 12281 // .. ==> 0XE0001000[8:8] = 0x00000000U 12282 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12283 // .. STTBRK = 0x0 12284 // .. ==> 0XE0001000[7:7] = 0x00000000U 12285 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 12286 // .. RSTTO = 0x0 12287 // .. ==> 0XE0001000[6:6] = 0x00000000U 12288 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 12289 // .. TXDIS = 0x0 12290 // .. ==> 0XE0001000[5:5] = 0x00000000U 12291 // .. ==> MASK : 0x00000020U VAL : 0x00000000U 12292 // .. TXEN = 0x1 12293 // .. ==> 0XE0001000[4:4] = 0x00000001U 12294 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 12295 // .. RXDIS = 0x0 12296 // .. ==> 0XE0001000[3:3] = 0x00000000U 12297 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 12298 // .. RXEN = 0x1 12299 // .. ==> 0XE0001000[2:2] = 0x00000001U 12300 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 12301 // .. TXRES = 0x1 12302 // .. ==> 0XE0001000[1:1] = 0x00000001U 12303 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 12304 // .. RXRES = 0x1 12305 // .. ==> 0XE0001000[0:0] = 0x00000001U 12306 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 12307 // .. 12308 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U), 12309 // .. IRMODE = 0x0 12310 // .. ==> 0XE0001004[11:11] = 0x00000000U 12311 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 12312 // .. UCLKEN = 0x0 12313 // .. ==> 0XE0001004[10:10] = 0x00000000U 12314 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 12315 // .. CHMODE = 0x0 12316 // .. ==> 0XE0001004[9:8] = 0x00000000U 12317 // .. ==> MASK : 0x00000300U VAL : 0x00000000U 12318 // .. NBSTOP = 0x0 12319 // .. ==> 0XE0001004[7:6] = 0x00000000U 12320 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U 12321 // .. PAR = 0x4 12322 // .. ==> 0XE0001004[5:3] = 0x00000004U 12323 // .. ==> MASK : 0x00000038U VAL : 0x00000020U 12324 // .. CHRL = 0x0 12325 // .. ==> 0XE0001004[2:1] = 0x00000000U 12326 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 12327 // .. CLKS = 0x0 12328 // .. ==> 0XE0001004[0:0] = 0x00000000U 12329 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12330 // .. 12331 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U), 12332 // .. FINISH: UART REGISTERS 12333 // .. START: QSPI REGISTERS 12334 // .. Holdb_dr = 1 12335 // .. ==> 0XE000D000[19:19] = 0x00000001U 12336 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 12337 // .. 12338 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U), 12339 // .. FINISH: QSPI REGISTERS 12340 // .. START: PL POWER ON RESET REGISTERS 12341 // .. PCFG_POR_CNT_4K = 0 12342 // .. ==> 0XF8007000[29:29] = 0x00000000U 12343 // .. ==> MASK : 0x20000000U VAL : 0x00000000U 12344 // .. 12345 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U), 12346 // .. FINISH: PL POWER ON RESET REGISTERS 12347 // .. START: SMC TIMING CALCULATION REGISTER UPDATE 12348 // .. .. START: NAND SET CYCLE 12349 // .. .. FINISH: NAND SET CYCLE 12350 // .. .. START: OPMODE 12351 // .. .. FINISH: OPMODE 12352 // .. .. START: DIRECT COMMAND 12353 // .. .. FINISH: DIRECT COMMAND 12354 // .. .. START: SRAM/NOR CS0 SET CYCLE 12355 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE 12356 // .. .. START: DIRECT COMMAND 12357 // .. .. FINISH: DIRECT COMMAND 12358 // .. .. START: NOR CS0 BASE ADDRESS 12359 // .. .. FINISH: NOR CS0 BASE ADDRESS 12360 // .. .. START: SRAM/NOR CS1 SET CYCLE 12361 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE 12362 // .. .. START: DIRECT COMMAND 12363 // .. .. FINISH: DIRECT COMMAND 12364 // .. .. START: NOR CS1 BASE ADDRESS 12365 // .. .. FINISH: NOR CS1 BASE ADDRESS 12366 // .. .. START: USB RESET 12367 // .. .. .. START: USB0 RESET 12368 // .. .. .. .. START: DIR MODE BANK 0 12369 // .. .. .. .. DIRECTION_0 = 0x80 12370 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U 12371 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U 12372 // .. .. .. .. 12373 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U), 12374 // .. .. .. .. FINISH: DIR MODE BANK 0 12375 // .. .. .. .. START: DIR MODE BANK 1 12376 // .. .. .. .. FINISH: DIR MODE BANK 1 12377 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12378 // .. .. .. .. MASK_0_LSW = 0xff7f 12379 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 12380 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 12381 // .. .. .. .. DATA_0_LSW = 0x80 12382 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U 12383 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U 12384 // .. .. .. .. 12385 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U), 12386 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12387 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12388 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12389 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12390 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12391 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12392 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12393 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12394 // .. .. .. .. OP_ENABLE_0 = 0x80 12395 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U 12396 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U 12397 // .. .. .. .. 12398 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U), 12399 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12400 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12401 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12402 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12403 // .. .. .. .. MASK_0_LSW = 0xff7f 12404 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 12405 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 12406 // .. .. .. .. DATA_0_LSW = 0x0 12407 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U 12408 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 12409 // .. .. .. .. 12410 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U), 12411 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12412 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12413 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12414 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12415 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12416 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12417 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12418 // .. .. .. .. START: ADD 1 MS DELAY 12419 // .. .. .. .. 12420 EMIT_MASKDELAY(0XF8F00200, 1), 12421 // .. .. .. .. FINISH: ADD 1 MS DELAY 12422 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12423 // .. .. .. .. MASK_0_LSW = 0xff7f 12424 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 12425 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 12426 // .. .. .. .. DATA_0_LSW = 0x80 12427 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U 12428 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U 12429 // .. .. .. .. 12430 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U), 12431 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12432 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12433 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12434 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12435 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12436 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12437 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12438 // .. .. .. FINISH: USB0 RESET 12439 // .. .. .. START: USB1 RESET 12440 // .. .. .. .. START: DIR MODE BANK 0 12441 // .. .. .. .. FINISH: DIR MODE BANK 0 12442 // .. .. .. .. START: DIR MODE BANK 1 12443 // .. .. .. .. FINISH: DIR MODE BANK 1 12444 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12445 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12446 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12447 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12448 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12449 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12450 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12451 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12452 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12453 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12454 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12455 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12456 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12457 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12458 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12459 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12460 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12461 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12462 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12463 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12464 // .. .. .. .. START: ADD 1 MS DELAY 12465 // .. .. .. .. 12466 EMIT_MASKDELAY(0XF8F00200, 1), 12467 // .. .. .. .. FINISH: ADD 1 MS DELAY 12468 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12469 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12470 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12471 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12472 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12473 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12474 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12475 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12476 // .. .. .. FINISH: USB1 RESET 12477 // .. .. FINISH: USB RESET 12478 // .. .. START: ENET RESET 12479 // .. .. .. START: ENET0 RESET 12480 // .. .. .. .. START: DIR MODE BANK 0 12481 // .. .. .. .. FINISH: DIR MODE BANK 0 12482 // .. .. .. .. START: DIR MODE BANK 1 12483 // .. .. .. .. DIRECTION_1 = 0x8000 12484 // .. .. .. .. ==> 0XE000A244[21:0] = 0x00008000U 12485 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00008000U 12486 // .. .. .. .. 12487 EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00008000U), 12488 // .. .. .. .. FINISH: DIR MODE BANK 1 12489 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12490 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12491 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12492 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12493 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12494 // .. .. .. .. MASK_1_LSW = 0x7fff 12495 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU 12496 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U 12497 // .. .. .. .. DATA_1_LSW = 0x8000 12498 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U 12499 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00008000U 12500 // .. .. .. .. 12501 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U), 12502 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12503 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12504 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12505 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12506 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12507 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12508 // .. .. .. .. OP_ENABLE_1 = 0x8000 12509 // .. .. .. .. ==> 0XE000A248[21:0] = 0x00008000U 12510 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00008000U 12511 // .. .. .. .. 12512 EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00008000U), 12513 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12514 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12515 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12516 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12517 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12518 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12519 // .. .. .. .. MASK_1_LSW = 0x7fff 12520 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU 12521 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U 12522 // .. .. .. .. DATA_1_LSW = 0x0 12523 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U 12524 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 12525 // .. .. .. .. 12526 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF0000U), 12527 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12528 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12529 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12530 // .. .. .. .. START: ADD 1 MS DELAY 12531 // .. .. .. .. 12532 EMIT_MASKDELAY(0XF8F00200, 1), 12533 // .. .. .. .. FINISH: ADD 1 MS DELAY 12534 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12535 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12536 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12537 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12538 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12539 // .. .. .. .. MASK_1_LSW = 0x7fff 12540 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU 12541 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U 12542 // .. .. .. .. DATA_1_LSW = 0x8000 12543 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U 12544 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00008000U 12545 // .. .. .. .. 12546 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U), 12547 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12548 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12549 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12550 // .. .. .. FINISH: ENET0 RESET 12551 // .. .. .. START: ENET1 RESET 12552 // .. .. .. .. START: DIR MODE BANK 0 12553 // .. .. .. .. FINISH: DIR MODE BANK 0 12554 // .. .. .. .. START: DIR MODE BANK 1 12555 // .. .. .. .. FINISH: DIR MODE BANK 1 12556 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12557 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12558 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12559 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12560 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12561 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12562 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12563 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12564 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12565 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12566 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12567 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12568 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12569 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12570 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12571 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12572 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12573 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12574 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12575 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12576 // .. .. .. .. START: ADD 1 MS DELAY 12577 // .. .. .. .. 12578 EMIT_MASKDELAY(0XF8F00200, 1), 12579 // .. .. .. .. FINISH: ADD 1 MS DELAY 12580 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12581 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12582 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12583 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12584 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12585 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12586 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12587 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12588 // .. .. .. FINISH: ENET1 RESET 12589 // .. .. FINISH: ENET RESET 12590 // .. .. START: I2C RESET 12591 // .. .. .. START: I2C0 RESET 12592 // .. .. .. .. START: DIR MODE GPIO BANK0 12593 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 12594 // .. .. .. .. START: DIR MODE GPIO BANK1 12595 // .. .. .. .. DIRECTION_1 = 0x4000 12596 // .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U 12597 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00004000U 12598 // .. .. .. .. 12599 EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00004000U), 12600 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 12601 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12602 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12603 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12604 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12605 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12606 // .. .. .. .. MASK_1_LSW = 0xbfff 12607 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU 12608 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U 12609 // .. .. .. .. DATA_1_LSW = 0x4000 12610 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U 12611 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00004000U 12612 // .. .. .. .. 12613 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U), 12614 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12615 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12616 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12617 // .. .. .. .. START: OUTPUT ENABLE 12618 // .. .. .. .. FINISH: OUTPUT ENABLE 12619 // .. .. .. .. START: OUTPUT ENABLE 12620 // .. .. .. .. OP_ENABLE_1 = 0x4000 12621 // .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U 12622 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00004000U 12623 // .. .. .. .. 12624 EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00004000U), 12625 // .. .. .. .. FINISH: OUTPUT ENABLE 12626 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12627 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12628 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12629 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12630 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12631 // .. .. .. .. MASK_1_LSW = 0xbfff 12632 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU 12633 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U 12634 // .. .. .. .. DATA_1_LSW = 0x0 12635 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U 12636 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 12637 // .. .. .. .. 12638 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF0000U), 12639 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12640 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12641 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12642 // .. .. .. .. START: ADD 1 MS DELAY 12643 // .. .. .. .. 12644 EMIT_MASKDELAY(0XF8F00200, 1), 12645 // .. .. .. .. FINISH: ADD 1 MS DELAY 12646 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12647 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12648 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12649 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12650 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12651 // .. .. .. .. MASK_1_LSW = 0xbfff 12652 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU 12653 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U 12654 // .. .. .. .. DATA_1_LSW = 0x4000 12655 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U 12656 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00004000U 12657 // .. .. .. .. 12658 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U), 12659 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12660 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12661 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12662 // .. .. .. FINISH: I2C0 RESET 12663 // .. .. .. START: I2C1 RESET 12664 // .. .. .. .. START: DIR MODE GPIO BANK0 12665 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 12666 // .. .. .. .. START: DIR MODE GPIO BANK1 12667 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 12668 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12669 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12670 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12671 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12672 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12673 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12674 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12675 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12676 // .. .. .. .. START: OUTPUT ENABLE 12677 // .. .. .. .. FINISH: OUTPUT ENABLE 12678 // .. .. .. .. START: OUTPUT ENABLE 12679 // .. .. .. .. FINISH: OUTPUT ENABLE 12680 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12681 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12682 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12683 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12684 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12685 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12686 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12687 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12688 // .. .. .. .. START: ADD 1 MS DELAY 12689 // .. .. .. .. 12690 EMIT_MASKDELAY(0XF8F00200, 1), 12691 // .. .. .. .. FINISH: ADD 1 MS DELAY 12692 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12693 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12694 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12695 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12696 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12697 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12698 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12699 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12700 // .. .. .. FINISH: I2C1 RESET 12701 // .. .. FINISH: I2C RESET 12702 // .. .. START: NOR CHIP SELECT 12703 // .. .. .. START: DIR MODE BANK 0 12704 // .. .. .. FINISH: DIR MODE BANK 0 12705 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12706 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12707 // .. .. .. START: OUTPUT ENABLE BANK 0 12708 // .. .. .. FINISH: OUTPUT ENABLE BANK 0 12709 // .. .. FINISH: NOR CHIP SELECT 12710 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE 12711 // FINISH: top 12712 // 12713 EMIT_EXIT(), 12714 12715 // 12716 }; 12717 12718 unsigned long ps7_post_config_1_0[] = { 12719 // START: top 12720 // .. START: SLCR SETTINGS 12721 // .. UNLOCK_KEY = 0XDF0D 12722 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 12723 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 12724 // .. 12725 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 12726 // .. FINISH: SLCR SETTINGS 12727 // .. START: ENABLING LEVEL SHIFTER 12728 // .. USER_INP_ICT_EN_0 = 3 12729 // .. ==> 0XF8000900[1:0] = 0x00000003U 12730 // .. ==> MASK : 0x00000003U VAL : 0x00000003U 12731 // .. USER_INP_ICT_EN_1 = 3 12732 // .. ==> 0XF8000900[3:2] = 0x00000003U 12733 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU 12734 // .. 12735 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU), 12736 // .. FINISH: ENABLING LEVEL SHIFTER 12737 // .. START: FPGA RESETS TO 0 12738 // .. reserved_3 = 0 12739 // .. ==> 0XF8000240[31:25] = 0x00000000U 12740 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U 12741 // .. FPGA_ACP_RST = 0 12742 // .. ==> 0XF8000240[24:24] = 0x00000000U 12743 // .. ==> MASK : 0x01000000U VAL : 0x00000000U 12744 // .. FPGA_AXDS3_RST = 0 12745 // .. ==> 0XF8000240[23:23] = 0x00000000U 12746 // .. ==> MASK : 0x00800000U VAL : 0x00000000U 12747 // .. FPGA_AXDS2_RST = 0 12748 // .. ==> 0XF8000240[22:22] = 0x00000000U 12749 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 12750 // .. FPGA_AXDS1_RST = 0 12751 // .. ==> 0XF8000240[21:21] = 0x00000000U 12752 // .. ==> MASK : 0x00200000U VAL : 0x00000000U 12753 // .. FPGA_AXDS0_RST = 0 12754 // .. ==> 0XF8000240[20:20] = 0x00000000U 12755 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 12756 // .. reserved_2 = 0 12757 // .. ==> 0XF8000240[19:18] = 0x00000000U 12758 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U 12759 // .. FSSW1_FPGA_RST = 0 12760 // .. ==> 0XF8000240[17:17] = 0x00000000U 12761 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 12762 // .. FSSW0_FPGA_RST = 0 12763 // .. ==> 0XF8000240[16:16] = 0x00000000U 12764 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 12765 // .. reserved_1 = 0 12766 // .. ==> 0XF8000240[15:14] = 0x00000000U 12767 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U 12768 // .. FPGA_FMSW1_RST = 0 12769 // .. ==> 0XF8000240[13:13] = 0x00000000U 12770 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12771 // .. FPGA_FMSW0_RST = 0 12772 // .. ==> 0XF8000240[12:12] = 0x00000000U 12773 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 12774 // .. FPGA_DMA3_RST = 0 12775 // .. ==> 0XF8000240[11:11] = 0x00000000U 12776 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 12777 // .. FPGA_DMA2_RST = 0 12778 // .. ==> 0XF8000240[10:10] = 0x00000000U 12779 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 12780 // .. FPGA_DMA1_RST = 0 12781 // .. ==> 0XF8000240[9:9] = 0x00000000U 12782 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 12783 // .. FPGA_DMA0_RST = 0 12784 // .. ==> 0XF8000240[8:8] = 0x00000000U 12785 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12786 // .. reserved = 0 12787 // .. ==> 0XF8000240[7:4] = 0x00000000U 12788 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U 12789 // .. FPGA3_OUT_RST = 0 12790 // .. ==> 0XF8000240[3:3] = 0x00000000U 12791 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 12792 // .. FPGA2_OUT_RST = 0 12793 // .. ==> 0XF8000240[2:2] = 0x00000000U 12794 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12795 // .. FPGA1_OUT_RST = 0 12796 // .. ==> 0XF8000240[1:1] = 0x00000000U 12797 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12798 // .. FPGA0_OUT_RST = 0 12799 // .. ==> 0XF8000240[0:0] = 0x00000000U 12800 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12801 // .. 12802 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U), 12803 // .. FINISH: FPGA RESETS TO 0 12804 // .. START: AFI REGISTERS 12805 // .. .. START: AFI0 REGISTERS 12806 // .. .. FINISH: AFI0 REGISTERS 12807 // .. .. START: AFI1 REGISTERS 12808 // .. .. FINISH: AFI1 REGISTERS 12809 // .. .. START: AFI2 REGISTERS 12810 // .. .. FINISH: AFI2 REGISTERS 12811 // .. .. START: AFI3 REGISTERS 12812 // .. .. FINISH: AFI3 REGISTERS 12813 // .. FINISH: AFI REGISTERS 12814 // .. START: LOCK IT BACK 12815 // .. LOCK_KEY = 0X767B 12816 // .. ==> 0XF8000004[15:0] = 0x0000767BU 12817 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 12818 // .. 12819 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 12820 // .. FINISH: LOCK IT BACK 12821 // FINISH: top 12822 // 12823 EMIT_EXIT(), 12824 12825 // 12826 }; 12827 12828 12829 12830 #include "xil_io.h" 12831 12832 unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0; 12833 unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0; 12834 unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0; 12835 unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0; 12836 unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0; 12837 12838 int 12839 ps7_post_config() 12840 { 12841 // Get the PS_VERSION on run time 12842 unsigned long si_ver = ps7GetSiliconVersion (); 12843 int ret = -1; 12844 if (si_ver == PCW_SILICON_VERSION_1) { 12845 ret = ps7_config (ps7_post_config_1_0); 12846 if (ret != PS7_INIT_SUCCESS) return ret; 12847 } else if (si_ver == PCW_SILICON_VERSION_2) { 12848 ret = ps7_config (ps7_post_config_2_0); 12849 if (ret != PS7_INIT_SUCCESS) return ret; 12850 } else { 12851 ret = ps7_config (ps7_post_config_3_0); 12852 if (ret != PS7_INIT_SUCCESS) return ret; 12853 } 12854 return PS7_INIT_SUCCESS; 12855 } 12856 12857 int 12858 ps7_init() 12859 { 12860 // Get the PS_VERSION on run time 12861 unsigned long si_ver = ps7GetSiliconVersion (); 12862 int ret; 12863 //int pcw_ver = 0; 12864 12865 if (si_ver == PCW_SILICON_VERSION_1) { 12866 ps7_mio_init_data = ps7_mio_init_data_1_0; 12867 ps7_pll_init_data = ps7_pll_init_data_1_0; 12868 ps7_clock_init_data = ps7_clock_init_data_1_0; 12869 ps7_ddr_init_data = ps7_ddr_init_data_1_0; 12870 ps7_peripherals_init_data = ps7_peripherals_init_data_1_0; 12871 //pcw_ver = 1; 12872 12873 } else if (si_ver == PCW_SILICON_VERSION_2) { 12874 ps7_mio_init_data = ps7_mio_init_data_2_0; 12875 ps7_pll_init_data = ps7_pll_init_data_2_0; 12876 ps7_clock_init_data = ps7_clock_init_data_2_0; 12877 ps7_ddr_init_data = ps7_ddr_init_data_2_0; 12878 ps7_peripherals_init_data = ps7_peripherals_init_data_2_0; 12879 //pcw_ver = 2; 12880 12881 } else { 12882 ps7_mio_init_data = ps7_mio_init_data_3_0; 12883 ps7_pll_init_data = ps7_pll_init_data_3_0; 12884 ps7_clock_init_data = ps7_clock_init_data_3_0; 12885 ps7_ddr_init_data = ps7_ddr_init_data_3_0; 12886 ps7_peripherals_init_data = ps7_peripherals_init_data_3_0; 12887 //pcw_ver = 3; 12888 } 12889 12890 // MIO init 12891 ret = ps7_config (ps7_mio_init_data); 12892 if (ret != PS7_INIT_SUCCESS) return ret; 12893 12894 // PLL init 12895 ret = ps7_config (ps7_pll_init_data); 12896 if (ret != PS7_INIT_SUCCESS) return ret; 12897 12898 // Clock init 12899 ret = ps7_config (ps7_clock_init_data); 12900 if (ret != PS7_INIT_SUCCESS) return ret; 12901 12902 // DDR init 12903 ret = ps7_config (ps7_ddr_init_data); 12904 if (ret != PS7_INIT_SUCCESS) return ret; 12905 12906 12907 12908 // Peripherals init 12909 ret = ps7_config (ps7_peripherals_init_data); 12910 if (ret != PS7_INIT_SUCCESS) return ret; 12911 //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver); 12912 return PS7_INIT_SUCCESS; 12913 } 12914 12915 12916 12917 12918
