1 // SPDX-License-Identifier: GPL-2.0+ 2 /****************************************************************************** 3 * (c) Copyright 2010-2014 Xilinx, Inc. All rights reserved. 4 ******************************************************************************/ 5 /****************************************************************************/ 6 /** 7 * 8 * @file ps7_init_gpl.c 9 * 10 * This file is automatically generated 11 * 12 *****************************************************************************/ 13 14 #include <asm/arch/ps7_init_gpl.h> 15 16 unsigned long ps7_pll_init_data_3_0[] = { 17 // START: top 18 // .. START: SLCR SETTINGS 19 // .. UNLOCK_KEY = 0XDF0D 20 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 21 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 22 // .. 23 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 24 // .. FINISH: SLCR SETTINGS 25 // .. START: PLL SLCR REGISTERS 26 // .. .. START: ARM PLL INIT 27 // .. .. PLL_RES = 0x2 28 // .. .. ==> 0XF8000110[7:4] = 0x00000002U 29 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 30 // .. .. PLL_CP = 0x2 31 // .. .. ==> 0XF8000110[11:8] = 0x00000002U 32 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 33 // .. .. LOCK_CNT = 0xfa 34 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU 35 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U 36 // .. .. 37 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U), 38 // .. .. .. START: UPDATE FB_DIV 39 // .. .. .. PLL_FDIV = 0x28 40 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U 41 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U 42 // .. .. .. 43 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U), 44 // .. .. .. FINISH: UPDATE FB_DIV 45 // .. .. .. START: BY PASS PLL 46 // .. .. .. PLL_BYPASS_FORCE = 1 47 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U 48 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 49 // .. .. .. 50 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U), 51 // .. .. .. FINISH: BY PASS PLL 52 // .. .. .. START: ASSERT RESET 53 // .. .. .. PLL_RESET = 1 54 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U 55 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 56 // .. .. .. 57 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U), 58 // .. .. .. FINISH: ASSERT RESET 59 // .. .. .. START: DEASSERT RESET 60 // .. .. .. PLL_RESET = 0 61 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U 62 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 63 // .. .. .. 64 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U), 65 // .. .. .. FINISH: DEASSERT RESET 66 // .. .. .. START: CHECK PLL STATUS 67 // .. .. .. ARM_PLL_LOCK = 1 68 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U 69 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 70 // .. .. .. 71 EMIT_MASKPOLL(0XF800010C, 0x00000001U), 72 // .. .. .. FINISH: CHECK PLL STATUS 73 // .. .. .. START: REMOVE PLL BY PASS 74 // .. .. .. PLL_BYPASS_FORCE = 0 75 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U 76 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 77 // .. .. .. 78 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U), 79 // .. .. .. FINISH: REMOVE PLL BY PASS 80 // .. .. .. SRCSEL = 0x0 81 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U 82 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 83 // .. .. .. DIVISOR = 0x2 84 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U 85 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U 86 // .. .. .. CPU_6OR4XCLKACT = 0x1 87 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U 88 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 89 // .. .. .. CPU_3OR2XCLKACT = 0x1 90 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U 91 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U 92 // .. .. .. CPU_2XCLKACT = 0x1 93 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U 94 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 95 // .. .. .. CPU_1XCLKACT = 0x1 96 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U 97 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 98 // .. .. .. CPU_PERI_CLKACT = 0x1 99 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U 100 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 101 // .. .. .. 102 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U), 103 // .. .. FINISH: ARM PLL INIT 104 // .. .. START: DDR PLL INIT 105 // .. .. PLL_RES = 0x2 106 // .. .. ==> 0XF8000114[7:4] = 0x00000002U 107 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 108 // .. .. PLL_CP = 0x2 109 // .. .. ==> 0XF8000114[11:8] = 0x00000002U 110 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 111 // .. .. LOCK_CNT = 0x12c 112 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU 113 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U 114 // .. .. 115 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U), 116 // .. .. .. START: UPDATE FB_DIV 117 // .. .. .. PLL_FDIV = 0x20 118 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U 119 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U 120 // .. .. .. 121 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U), 122 // .. .. .. FINISH: UPDATE FB_DIV 123 // .. .. .. START: BY PASS PLL 124 // .. .. .. PLL_BYPASS_FORCE = 1 125 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U 126 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 127 // .. .. .. 128 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U), 129 // .. .. .. FINISH: BY PASS PLL 130 // .. .. .. START: ASSERT RESET 131 // .. .. .. PLL_RESET = 1 132 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U 133 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 134 // .. .. .. 135 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U), 136 // .. .. .. FINISH: ASSERT RESET 137 // .. .. .. START: DEASSERT RESET 138 // .. .. .. PLL_RESET = 0 139 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U 140 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 141 // .. .. .. 142 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U), 143 // .. .. .. FINISH: DEASSERT RESET 144 // .. .. .. START: CHECK PLL STATUS 145 // .. .. .. DDR_PLL_LOCK = 1 146 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U 147 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 148 // .. .. .. 149 EMIT_MASKPOLL(0XF800010C, 0x00000002U), 150 // .. .. .. FINISH: CHECK PLL STATUS 151 // .. .. .. START: REMOVE PLL BY PASS 152 // .. .. .. PLL_BYPASS_FORCE = 0 153 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U 154 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 155 // .. .. .. 156 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U), 157 // .. .. .. FINISH: REMOVE PLL BY PASS 158 // .. .. .. DDR_3XCLKACT = 0x1 159 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U 160 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 161 // .. .. .. DDR_2XCLKACT = 0x1 162 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U 163 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 164 // .. .. .. DDR_3XCLK_DIVISOR = 0x2 165 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U 166 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U 167 // .. .. .. DDR_2XCLK_DIVISOR = 0x3 168 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U 169 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U 170 // .. .. .. 171 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U), 172 // .. .. FINISH: DDR PLL INIT 173 // .. .. START: IO PLL INIT 174 // .. .. PLL_RES = 0xc 175 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU 176 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U 177 // .. .. PLL_CP = 0x2 178 // .. .. ==> 0XF8000118[11:8] = 0x00000002U 179 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 180 // .. .. LOCK_CNT = 0x145 181 // .. .. ==> 0XF8000118[21:12] = 0x00000145U 182 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U 183 // .. .. 184 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U), 185 // .. .. .. START: UPDATE FB_DIV 186 // .. .. .. PLL_FDIV = 0x1e 187 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU 188 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U 189 // .. .. .. 190 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U), 191 // .. .. .. FINISH: UPDATE FB_DIV 192 // .. .. .. START: BY PASS PLL 193 // .. .. .. PLL_BYPASS_FORCE = 1 194 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U 195 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 196 // .. .. .. 197 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U), 198 // .. .. .. FINISH: BY PASS PLL 199 // .. .. .. START: ASSERT RESET 200 // .. .. .. PLL_RESET = 1 201 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U 202 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 203 // .. .. .. 204 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U), 205 // .. .. .. FINISH: ASSERT RESET 206 // .. .. .. START: DEASSERT RESET 207 // .. .. .. PLL_RESET = 0 208 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U 209 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 210 // .. .. .. 211 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U), 212 // .. .. .. FINISH: DEASSERT RESET 213 // .. .. .. START: CHECK PLL STATUS 214 // .. .. .. IO_PLL_LOCK = 1 215 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U 216 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 217 // .. .. .. 218 EMIT_MASKPOLL(0XF800010C, 0x00000004U), 219 // .. .. .. FINISH: CHECK PLL STATUS 220 // .. .. .. START: REMOVE PLL BY PASS 221 // .. .. .. PLL_BYPASS_FORCE = 0 222 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U 223 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 224 // .. .. .. 225 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U), 226 // .. .. .. FINISH: REMOVE PLL BY PASS 227 // .. .. FINISH: IO PLL INIT 228 // .. FINISH: PLL SLCR REGISTERS 229 // .. START: LOCK IT BACK 230 // .. LOCK_KEY = 0X767B 231 // .. ==> 0XF8000004[15:0] = 0x0000767BU 232 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 233 // .. 234 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 235 // .. FINISH: LOCK IT BACK 236 // FINISH: top 237 // 238 EMIT_EXIT(), 239 240 // 241 }; 242 243 unsigned long ps7_clock_init_data_3_0[] = { 244 // START: top 245 // .. START: SLCR SETTINGS 246 // .. UNLOCK_KEY = 0XDF0D 247 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 248 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 249 // .. 250 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 251 // .. FINISH: SLCR SETTINGS 252 // .. START: CLOCK CONTROL SLCR REGISTERS 253 // .. CLKACT = 0x1 254 // .. ==> 0XF8000128[0:0] = 0x00000001U 255 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 256 // .. DIVISOR0 = 0x23 257 // .. ==> 0XF8000128[13:8] = 0x00000023U 258 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U 259 // .. DIVISOR1 = 0x3 260 // .. ==> 0XF8000128[25:20] = 0x00000003U 261 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U 262 // .. 263 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U), 264 // .. CLKACT = 0x1 265 // .. ==> 0XF8000138[0:0] = 0x00000001U 266 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 267 // .. SRCSEL = 0x0 268 // .. ==> 0XF8000138[4:4] = 0x00000000U 269 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 270 // .. 271 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U), 272 // .. CLKACT = 0x1 273 // .. ==> 0XF8000140[0:0] = 0x00000001U 274 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 275 // .. SRCSEL = 0x0 276 // .. ==> 0XF8000140[6:4] = 0x00000000U 277 // .. ==> MASK : 0x00000070U VAL : 0x00000000U 278 // .. DIVISOR = 0x8 279 // .. ==> 0XF8000140[13:8] = 0x00000008U 280 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U 281 // .. DIVISOR1 = 0x1 282 // .. ==> 0XF8000140[25:20] = 0x00000001U 283 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 284 // .. 285 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00100801U), 286 // .. CLKACT = 0x1 287 // .. ==> 0XF800014C[0:0] = 0x00000001U 288 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 289 // .. SRCSEL = 0x0 290 // .. ==> 0XF800014C[5:4] = 0x00000000U 291 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 292 // .. DIVISOR = 0x5 293 // .. ==> 0XF800014C[13:8] = 0x00000005U 294 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 295 // .. 296 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U), 297 // .. CLKACT0 = 0x1 298 // .. ==> 0XF8000150[0:0] = 0x00000001U 299 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 300 // .. CLKACT1 = 0x0 301 // .. ==> 0XF8000150[1:1] = 0x00000000U 302 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 303 // .. SRCSEL = 0x0 304 // .. ==> 0XF8000150[5:4] = 0x00000000U 305 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 306 // .. DIVISOR = 0x14 307 // .. ==> 0XF8000150[13:8] = 0x00000014U 308 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 309 // .. 310 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U), 311 // .. CLKACT0 = 0x0 312 // .. ==> 0XF8000154[0:0] = 0x00000000U 313 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 314 // .. CLKACT1 = 0x1 315 // .. ==> 0XF8000154[1:1] = 0x00000001U 316 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 317 // .. SRCSEL = 0x0 318 // .. ==> 0XF8000154[5:4] = 0x00000000U 319 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 320 // .. DIVISOR = 0x14 321 // .. ==> 0XF8000154[13:8] = 0x00000014U 322 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 323 // .. 324 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U), 325 // .. CLKACT = 0x1 326 // .. ==> 0XF8000168[0:0] = 0x00000001U 327 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 328 // .. SRCSEL = 0x0 329 // .. ==> 0XF8000168[5:4] = 0x00000000U 330 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 331 // .. DIVISOR = 0x5 332 // .. ==> 0XF8000168[13:8] = 0x00000005U 333 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 334 // .. 335 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U), 336 // .. SRCSEL = 0x0 337 // .. ==> 0XF8000170[5:4] = 0x00000000U 338 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 339 // .. DIVISOR0 = 0xa 340 // .. ==> 0XF8000170[13:8] = 0x0000000AU 341 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U 342 // .. DIVISOR1 = 0x1 343 // .. ==> 0XF8000170[25:20] = 0x00000001U 344 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 345 // .. 346 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U), 347 // .. SRCSEL = 0x0 348 // .. ==> 0XF8000180[5:4] = 0x00000000U 349 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 350 // .. DIVISOR0 = 0x7 351 // .. ==> 0XF8000180[13:8] = 0x00000007U 352 // .. ==> MASK : 0x00003F00U VAL : 0x00000700U 353 // .. DIVISOR1 = 0x1 354 // .. ==> 0XF8000180[25:20] = 0x00000001U 355 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 356 // .. 357 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100700U), 358 // .. SRCSEL = 0x0 359 // .. ==> 0XF8000190[5:4] = 0x00000000U 360 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 361 // .. DIVISOR0 = 0x14 362 // .. ==> 0XF8000190[13:8] = 0x00000014U 363 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 364 // .. DIVISOR1 = 0x1 365 // .. ==> 0XF8000190[25:20] = 0x00000001U 366 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 367 // .. 368 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U), 369 // .. SRCSEL = 0x0 370 // .. ==> 0XF80001A0[5:4] = 0x00000000U 371 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 372 // .. DIVISOR0 = 0x14 373 // .. ==> 0XF80001A0[13:8] = 0x00000014U 374 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 375 // .. DIVISOR1 = 0x1 376 // .. ==> 0XF80001A0[25:20] = 0x00000001U 377 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 378 // .. 379 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U), 380 // .. CLK_621_TRUE = 0x1 381 // .. ==> 0XF80001C4[0:0] = 0x00000001U 382 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 383 // .. 384 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U), 385 // .. DMA_CPU_2XCLKACT = 0x1 386 // .. ==> 0XF800012C[0:0] = 0x00000001U 387 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 388 // .. USB0_CPU_1XCLKACT = 0x1 389 // .. ==> 0XF800012C[2:2] = 0x00000001U 390 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 391 // .. USB1_CPU_1XCLKACT = 0x1 392 // .. ==> 0XF800012C[3:3] = 0x00000001U 393 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 394 // .. GEM0_CPU_1XCLKACT = 0x1 395 // .. ==> 0XF800012C[6:6] = 0x00000001U 396 // .. ==> MASK : 0x00000040U VAL : 0x00000040U 397 // .. GEM1_CPU_1XCLKACT = 0x0 398 // .. ==> 0XF800012C[7:7] = 0x00000000U 399 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 400 // .. SDI0_CPU_1XCLKACT = 0x1 401 // .. ==> 0XF800012C[10:10] = 0x00000001U 402 // .. ==> MASK : 0x00000400U VAL : 0x00000400U 403 // .. SDI1_CPU_1XCLKACT = 0x0 404 // .. ==> 0XF800012C[11:11] = 0x00000000U 405 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 406 // .. SPI0_CPU_1XCLKACT = 0x0 407 // .. ==> 0XF800012C[14:14] = 0x00000000U 408 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 409 // .. SPI1_CPU_1XCLKACT = 0x0 410 // .. ==> 0XF800012C[15:15] = 0x00000000U 411 // .. ==> MASK : 0x00008000U VAL : 0x00000000U 412 // .. CAN0_CPU_1XCLKACT = 0x0 413 // .. ==> 0XF800012C[16:16] = 0x00000000U 414 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 415 // .. CAN1_CPU_1XCLKACT = 0x0 416 // .. ==> 0XF800012C[17:17] = 0x00000000U 417 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 418 // .. I2C0_CPU_1XCLKACT = 0x1 419 // .. ==> 0XF800012C[18:18] = 0x00000001U 420 // .. ==> MASK : 0x00040000U VAL : 0x00040000U 421 // .. I2C1_CPU_1XCLKACT = 0x1 422 // .. ==> 0XF800012C[19:19] = 0x00000001U 423 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 424 // .. UART0_CPU_1XCLKACT = 0x0 425 // .. ==> 0XF800012C[20:20] = 0x00000000U 426 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 427 // .. UART1_CPU_1XCLKACT = 0x1 428 // .. ==> 0XF800012C[21:21] = 0x00000001U 429 // .. ==> MASK : 0x00200000U VAL : 0x00200000U 430 // .. GPIO_CPU_1XCLKACT = 0x1 431 // .. ==> 0XF800012C[22:22] = 0x00000001U 432 // .. ==> MASK : 0x00400000U VAL : 0x00400000U 433 // .. LQSPI_CPU_1XCLKACT = 0x1 434 // .. ==> 0XF800012C[23:23] = 0x00000001U 435 // .. ==> MASK : 0x00800000U VAL : 0x00800000U 436 // .. SMC_CPU_1XCLKACT = 0x1 437 // .. ==> 0XF800012C[24:24] = 0x00000001U 438 // .. ==> MASK : 0x01000000U VAL : 0x01000000U 439 // .. 440 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU), 441 // .. FINISH: CLOCK CONTROL SLCR REGISTERS 442 // .. START: THIS SHOULD BE BLANK 443 // .. FINISH: THIS SHOULD BE BLANK 444 // .. START: LOCK IT BACK 445 // .. LOCK_KEY = 0X767B 446 // .. ==> 0XF8000004[15:0] = 0x0000767BU 447 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 448 // .. 449 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 450 // .. FINISH: LOCK IT BACK 451 // FINISH: top 452 // 453 EMIT_EXIT(), 454 455 // 456 }; 457 458 unsigned long ps7_ddr_init_data_3_0[] = { 459 // START: top 460 // .. START: DDR INITIALIZATION 461 // .. .. START: LOCK DDR 462 // .. .. reg_ddrc_soft_rstb = 0 463 // .. .. ==> 0XF8006000[0:0] = 0x00000000U 464 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 465 // .. .. reg_ddrc_powerdown_en = 0x0 466 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 467 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 468 // .. .. reg_ddrc_data_bus_width = 0x0 469 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 470 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 471 // .. .. reg_ddrc_burst8_refresh = 0x0 472 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 473 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 474 // .. .. reg_ddrc_rdwr_idle_gap = 0x1 475 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 476 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 477 // .. .. reg_ddrc_dis_rd_bypass = 0x0 478 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 479 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 480 // .. .. reg_ddrc_dis_act_bypass = 0x0 481 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 482 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 483 // .. .. reg_ddrc_dis_auto_refresh = 0x0 484 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 485 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 486 // .. .. 487 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U), 488 // .. .. FINISH: LOCK DDR 489 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81 490 // .. .. ==> 0XF8006004[11:0] = 0x00000081U 491 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U 492 // .. .. reserved_reg_ddrc_active_ranks = 0x1 493 // .. .. ==> 0XF8006004[13:12] = 0x00000001U 494 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U 495 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 496 // .. .. ==> 0XF8006004[18:14] = 0x00000000U 497 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U 498 // .. .. 499 EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU ,0x00001081U), 500 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf 501 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU 502 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU 503 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf 504 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU 505 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U 506 // .. .. reg_ddrc_hpr_xact_run_length = 0xf 507 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU 508 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U 509 // .. .. 510 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU), 511 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 512 // .. .. ==> 0XF800600C[10:0] = 0x00000001U 513 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 514 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 515 // .. .. ==> 0XF800600C[21:11] = 0x00000002U 516 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U 517 // .. .. reg_ddrc_lpr_xact_run_length = 0x8 518 // .. .. ==> 0XF800600C[25:22] = 0x00000008U 519 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U 520 // .. .. 521 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U), 522 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 523 // .. .. ==> 0XF8006010[10:0] = 0x00000001U 524 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 525 // .. .. reg_ddrc_w_xact_run_length = 0x8 526 // .. .. ==> 0XF8006010[14:11] = 0x00000008U 527 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U 528 // .. .. reg_ddrc_w_max_starve_x32 = 0x2 529 // .. .. ==> 0XF8006010[25:15] = 0x00000002U 530 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U 531 // .. .. 532 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U), 533 // .. .. reg_ddrc_t_rc = 0x1b 534 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU 535 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU 536 // .. .. reg_ddrc_t_rfc_min = 0x56 537 // .. .. ==> 0XF8006014[13:6] = 0x00000056U 538 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U 539 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 540 // .. .. ==> 0XF8006014[20:14] = 0x00000010U 541 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U 542 // .. .. 543 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU), 544 // .. .. reg_ddrc_wr2pre = 0x12 545 // .. .. ==> 0XF8006018[4:0] = 0x00000012U 546 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U 547 // .. .. reg_ddrc_powerdown_to_x32 = 0x6 548 // .. .. ==> 0XF8006018[9:5] = 0x00000006U 549 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U 550 // .. .. reg_ddrc_t_faw = 0x18 551 // .. .. ==> 0XF8006018[15:10] = 0x00000018U 552 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00006000U 553 // .. .. reg_ddrc_t_ras_max = 0x24 554 // .. .. ==> 0XF8006018[21:16] = 0x00000024U 555 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U 556 // .. .. reg_ddrc_t_ras_min = 0x14 557 // .. .. ==> 0XF8006018[26:22] = 0x00000014U 558 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U 559 // .. .. reg_ddrc_t_cke = 0x4 560 // .. .. ==> 0XF8006018[31:28] = 0x00000004U 561 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U 562 // .. .. 563 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452460D2U), 564 // .. .. reg_ddrc_write_latency = 0x5 565 // .. .. ==> 0XF800601C[4:0] = 0x00000005U 566 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U 567 // .. .. reg_ddrc_rd2wr = 0x7 568 // .. .. ==> 0XF800601C[9:5] = 0x00000007U 569 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U 570 // .. .. reg_ddrc_wr2rd = 0xe 571 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU 572 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U 573 // .. .. reg_ddrc_t_xp = 0x4 574 // .. .. ==> 0XF800601C[19:15] = 0x00000004U 575 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U 576 // .. .. reg_ddrc_pad_pd = 0x0 577 // .. .. ==> 0XF800601C[22:20] = 0x00000000U 578 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U 579 // .. .. reg_ddrc_rd2pre = 0x4 580 // .. .. ==> 0XF800601C[27:23] = 0x00000004U 581 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U 582 // .. .. reg_ddrc_t_rcd = 0x7 583 // .. .. ==> 0XF800601C[31:28] = 0x00000007U 584 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 585 // .. .. 586 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U), 587 // .. .. reg_ddrc_t_ccd = 0x4 588 // .. .. ==> 0XF8006020[4:2] = 0x00000004U 589 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U 590 // .. .. reg_ddrc_t_rrd = 0x6 591 // .. .. ==> 0XF8006020[7:5] = 0x00000006U 592 // .. .. ==> MASK : 0x000000E0U VAL : 0x000000C0U 593 // .. .. reg_ddrc_refresh_margin = 0x2 594 // .. .. ==> 0XF8006020[11:8] = 0x00000002U 595 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 596 // .. .. reg_ddrc_t_rp = 0x7 597 // .. .. ==> 0XF8006020[15:12] = 0x00000007U 598 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U 599 // .. .. reg_ddrc_refresh_to_x32 = 0x8 600 // .. .. ==> 0XF8006020[20:16] = 0x00000008U 601 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U 602 // .. .. reg_ddrc_mobile = 0x0 603 // .. .. ==> 0XF8006020[22:22] = 0x00000000U 604 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 605 // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0 606 // .. .. ==> 0XF8006020[23:23] = 0x00000000U 607 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 608 // .. .. reg_ddrc_read_latency = 0x7 609 // .. .. ==> 0XF8006020[28:24] = 0x00000007U 610 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U 611 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1 612 // .. .. ==> 0XF8006020[29:29] = 0x00000001U 613 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U 614 // .. .. reg_ddrc_dis_pad_pd = 0x0 615 // .. .. ==> 0XF8006020[30:30] = 0x00000000U 616 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 617 // .. .. 618 EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU ,0x270872D0U), 619 // .. .. reg_ddrc_en_2t_timing_mode = 0x0 620 // .. .. ==> 0XF8006024[0:0] = 0x00000000U 621 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 622 // .. .. reg_ddrc_prefer_write = 0x0 623 // .. .. ==> 0XF8006024[1:1] = 0x00000000U 624 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 625 // .. .. reg_ddrc_mr_wr = 0x0 626 // .. .. ==> 0XF8006024[6:6] = 0x00000000U 627 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 628 // .. .. reg_ddrc_mr_addr = 0x0 629 // .. .. ==> 0XF8006024[8:7] = 0x00000000U 630 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U 631 // .. .. reg_ddrc_mr_data = 0x0 632 // .. .. ==> 0XF8006024[24:9] = 0x00000000U 633 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U 634 // .. .. ddrc_reg_mr_wr_busy = 0x0 635 // .. .. ==> 0XF8006024[25:25] = 0x00000000U 636 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 637 // .. .. reg_ddrc_mr_type = 0x0 638 // .. .. ==> 0XF8006024[26:26] = 0x00000000U 639 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 640 // .. .. reg_ddrc_mr_rdata_valid = 0x0 641 // .. .. ==> 0XF8006024[27:27] = 0x00000000U 642 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 643 // .. .. 644 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U ,0x00000000U), 645 // .. .. reg_ddrc_final_wait_x32 = 0x7 646 // .. .. ==> 0XF8006028[6:0] = 0x00000007U 647 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U 648 // .. .. reg_ddrc_pre_ocd_x32 = 0x0 649 // .. .. ==> 0XF8006028[10:7] = 0x00000000U 650 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U 651 // .. .. reg_ddrc_t_mrd = 0x4 652 // .. .. ==> 0XF8006028[13:11] = 0x00000004U 653 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U 654 // .. .. 655 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U), 656 // .. .. reg_ddrc_emr2 = 0x8 657 // .. .. ==> 0XF800602C[15:0] = 0x00000008U 658 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U 659 // .. .. reg_ddrc_emr3 = 0x0 660 // .. .. ==> 0XF800602C[31:16] = 0x00000000U 661 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U 662 // .. .. 663 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U), 664 // .. .. reg_ddrc_mr = 0x930 665 // .. .. ==> 0XF8006030[15:0] = 0x00000930U 666 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U 667 // .. .. reg_ddrc_emr = 0x4 668 // .. .. ==> 0XF8006030[31:16] = 0x00000004U 669 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U 670 // .. .. 671 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U), 672 // .. .. reg_ddrc_burst_rdwr = 0x4 673 // .. .. ==> 0XF8006034[3:0] = 0x00000004U 674 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U 675 // .. .. reg_ddrc_pre_cke_x1024 = 0x105 676 // .. .. ==> 0XF8006034[13:4] = 0x00000105U 677 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U 678 // .. .. reg_ddrc_post_cke_x1024 = 0x1 679 // .. .. ==> 0XF8006034[25:16] = 0x00000001U 680 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U 681 // .. .. reg_ddrc_burstchop = 0x0 682 // .. .. ==> 0XF8006034[28:28] = 0x00000000U 683 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 684 // .. .. 685 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U), 686 // .. .. reg_ddrc_force_low_pri_n = 0x0 687 // .. .. ==> 0XF8006038[0:0] = 0x00000000U 688 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 689 // .. .. reg_ddrc_dis_dq = 0x0 690 // .. .. ==> 0XF8006038[1:1] = 0x00000000U 691 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 692 // .. .. 693 EMIT_MASKWRITE(0XF8006038, 0x00000003U ,0x00000000U), 694 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7 695 // .. .. ==> 0XF800603C[3:0] = 0x00000007U 696 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U 697 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7 698 // .. .. ==> 0XF800603C[7:4] = 0x00000007U 699 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U 700 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7 701 // .. .. ==> 0XF800603C[11:8] = 0x00000007U 702 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U 703 // .. .. reg_ddrc_addrmap_col_b5 = 0x0 704 // .. .. ==> 0XF800603C[15:12] = 0x00000000U 705 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 706 // .. .. reg_ddrc_addrmap_col_b6 = 0x0 707 // .. .. ==> 0XF800603C[19:16] = 0x00000000U 708 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 709 // .. .. 710 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U), 711 // .. .. reg_ddrc_addrmap_col_b2 = 0x0 712 // .. .. ==> 0XF8006040[3:0] = 0x00000000U 713 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 714 // .. .. reg_ddrc_addrmap_col_b3 = 0x0 715 // .. .. ==> 0XF8006040[7:4] = 0x00000000U 716 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 717 // .. .. reg_ddrc_addrmap_col_b4 = 0x0 718 // .. .. ==> 0XF8006040[11:8] = 0x00000000U 719 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 720 // .. .. reg_ddrc_addrmap_col_b7 = 0x0 721 // .. .. ==> 0XF8006040[15:12] = 0x00000000U 722 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 723 // .. .. reg_ddrc_addrmap_col_b8 = 0x0 724 // .. .. ==> 0XF8006040[19:16] = 0x00000000U 725 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 726 // .. .. reg_ddrc_addrmap_col_b9 = 0xf 727 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU 728 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 729 // .. .. reg_ddrc_addrmap_col_b10 = 0xf 730 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU 731 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 732 // .. .. reg_ddrc_addrmap_col_b11 = 0xf 733 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU 734 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U 735 // .. .. 736 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U), 737 // .. .. reg_ddrc_addrmap_row_b0 = 0x6 738 // .. .. ==> 0XF8006044[3:0] = 0x00000006U 739 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U 740 // .. .. reg_ddrc_addrmap_row_b1 = 0x6 741 // .. .. ==> 0XF8006044[7:4] = 0x00000006U 742 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U 743 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 744 // .. .. ==> 0XF8006044[11:8] = 0x00000006U 745 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U 746 // .. .. reg_ddrc_addrmap_row_b12 = 0x6 747 // .. .. ==> 0XF8006044[15:12] = 0x00000006U 748 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 749 // .. .. reg_ddrc_addrmap_row_b13 = 0x6 750 // .. .. ==> 0XF8006044[19:16] = 0x00000006U 751 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 752 // .. .. reg_ddrc_addrmap_row_b14 = 0xf 753 // .. .. ==> 0XF8006044[23:20] = 0x0000000FU 754 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 755 // .. .. reg_ddrc_addrmap_row_b15 = 0xf 756 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU 757 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 758 // .. .. 759 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0FF66666U), 760 // .. .. reg_phy_rd_local_odt = 0x0 761 // .. .. ==> 0XF8006048[13:12] = 0x00000000U 762 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U 763 // .. .. reg_phy_wr_local_odt = 0x3 764 // .. .. ==> 0XF8006048[15:14] = 0x00000003U 765 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U 766 // .. .. reg_phy_idle_local_odt = 0x3 767 // .. .. ==> 0XF8006048[17:16] = 0x00000003U 768 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U 769 // .. .. 770 EMIT_MASKWRITE(0XF8006048, 0x0003F000U ,0x0003C000U), 771 // .. .. reg_phy_rd_cmd_to_data = 0x0 772 // .. .. ==> 0XF8006050[3:0] = 0x00000000U 773 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 774 // .. .. reg_phy_wr_cmd_to_data = 0x0 775 // .. .. ==> 0XF8006050[7:4] = 0x00000000U 776 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 777 // .. .. reg_phy_rdc_we_to_re_delay = 0x8 778 // .. .. ==> 0XF8006050[11:8] = 0x00000008U 779 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U 780 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0 781 // .. .. ==> 0XF8006050[15:15] = 0x00000000U 782 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 783 // .. .. reg_phy_use_fixed_re = 0x1 784 // .. .. ==> 0XF8006050[16:16] = 0x00000001U 785 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 786 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 787 // .. .. ==> 0XF8006050[17:17] = 0x00000000U 788 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 789 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 790 // .. .. ==> 0XF8006050[18:18] = 0x00000000U 791 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 792 // .. .. reg_phy_clk_stall_level = 0x0 793 // .. .. ==> 0XF8006050[19:19] = 0x00000000U 794 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 795 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 796 // .. .. ==> 0XF8006050[27:24] = 0x00000007U 797 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U 798 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 799 // .. .. ==> 0XF8006050[31:28] = 0x00000007U 800 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 801 // .. .. 802 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U), 803 // .. .. reg_ddrc_dis_dll_calib = 0x0 804 // .. .. ==> 0XF8006058[16:16] = 0x00000000U 805 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 806 // .. .. 807 EMIT_MASKWRITE(0XF8006058, 0x00010000U ,0x00000000U), 808 // .. .. reg_ddrc_rd_odt_delay = 0x3 809 // .. .. ==> 0XF800605C[3:0] = 0x00000003U 810 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U 811 // .. .. reg_ddrc_wr_odt_delay = 0x0 812 // .. .. ==> 0XF800605C[7:4] = 0x00000000U 813 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 814 // .. .. reg_ddrc_rd_odt_hold = 0x0 815 // .. .. ==> 0XF800605C[11:8] = 0x00000000U 816 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 817 // .. .. reg_ddrc_wr_odt_hold = 0x5 818 // .. .. ==> 0XF800605C[15:12] = 0x00000005U 819 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U 820 // .. .. 821 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U), 822 // .. .. reg_ddrc_pageclose = 0x0 823 // .. .. ==> 0XF8006060[0:0] = 0x00000000U 824 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 825 // .. .. reg_ddrc_lpr_num_entries = 0x1f 826 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU 827 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU 828 // .. .. reg_ddrc_auto_pre_en = 0x0 829 // .. .. ==> 0XF8006060[7:7] = 0x00000000U 830 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 831 // .. .. reg_ddrc_refresh_update_level = 0x0 832 // .. .. ==> 0XF8006060[8:8] = 0x00000000U 833 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 834 // .. .. reg_ddrc_dis_wc = 0x0 835 // .. .. ==> 0XF8006060[9:9] = 0x00000000U 836 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 837 // .. .. reg_ddrc_dis_collision_page_opt = 0x0 838 // .. .. ==> 0XF8006060[10:10] = 0x00000000U 839 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 840 // .. .. reg_ddrc_selfref_en = 0x0 841 // .. .. ==> 0XF8006060[12:12] = 0x00000000U 842 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U 843 // .. .. 844 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU), 845 // .. .. reg_ddrc_go2critical_hysteresis = 0x0 846 // .. .. ==> 0XF8006064[12:5] = 0x00000000U 847 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U 848 // .. .. reg_arb_go2critical_en = 0x1 849 // .. .. ==> 0XF8006064[17:17] = 0x00000001U 850 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U 851 // .. .. 852 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U), 853 // .. .. reg_ddrc_wrlvl_ww = 0x41 854 // .. .. ==> 0XF8006068[7:0] = 0x00000041U 855 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U 856 // .. .. reg_ddrc_rdlvl_rr = 0x41 857 // .. .. ==> 0XF8006068[15:8] = 0x00000041U 858 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U 859 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28 860 // .. .. ==> 0XF8006068[25:16] = 0x00000028U 861 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U 862 // .. .. 863 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U), 864 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 865 // .. .. ==> 0XF800606C[7:0] = 0x00000010U 866 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U 867 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 868 // .. .. ==> 0XF800606C[15:8] = 0x00000016U 869 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U 870 // .. .. 871 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U), 872 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1 873 // .. .. ==> 0XF8006078[3:0] = 0x00000001U 874 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U 875 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1 876 // .. .. ==> 0XF8006078[7:4] = 0x00000001U 877 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U 878 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1 879 // .. .. ==> 0XF8006078[11:8] = 0x00000001U 880 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U 881 // .. .. reg_ddrc_t_cksre = 0x6 882 // .. .. ==> 0XF8006078[15:12] = 0x00000006U 883 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 884 // .. .. reg_ddrc_t_cksrx = 0x6 885 // .. .. ==> 0XF8006078[19:16] = 0x00000006U 886 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 887 // .. .. reg_ddrc_t_ckesr = 0x4 888 // .. .. ==> 0XF8006078[25:20] = 0x00000004U 889 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U 890 // .. .. 891 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U), 892 // .. .. reg_ddrc_t_ckpde = 0x2 893 // .. .. ==> 0XF800607C[3:0] = 0x00000002U 894 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U 895 // .. .. reg_ddrc_t_ckpdx = 0x2 896 // .. .. ==> 0XF800607C[7:4] = 0x00000002U 897 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 898 // .. .. reg_ddrc_t_ckdpde = 0x2 899 // .. .. ==> 0XF800607C[11:8] = 0x00000002U 900 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 901 // .. .. reg_ddrc_t_ckdpdx = 0x2 902 // .. .. ==> 0XF800607C[15:12] = 0x00000002U 903 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U 904 // .. .. reg_ddrc_t_ckcsx = 0x3 905 // .. .. ==> 0XF800607C[19:16] = 0x00000003U 906 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U 907 // .. .. 908 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U), 909 // .. .. reg_ddrc_dis_auto_zq = 0x0 910 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U 911 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 912 // .. .. reg_ddrc_ddr3 = 0x1 913 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U 914 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 915 // .. .. reg_ddrc_t_mod = 0x200 916 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U 917 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U 918 // .. .. reg_ddrc_t_zq_long_nop = 0x200 919 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U 920 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U 921 // .. .. reg_ddrc_t_zq_short_nop = 0x40 922 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U 923 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U 924 // .. .. 925 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U), 926 // .. .. t_zq_short_interval_x1024 = 0xcb73 927 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U 928 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U 929 // .. .. dram_rstn_x1024 = 0x69 930 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U 931 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U 932 // .. .. 933 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U), 934 // .. .. deeppowerdown_en = 0x0 935 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U 936 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 937 // .. .. deeppowerdown_to_x1024 = 0xff 938 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU 939 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU 940 // .. .. 941 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU), 942 // .. .. dfi_wrlvl_max_x1024 = 0xfff 943 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU 944 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU 945 // .. .. dfi_rdlvl_max_x1024 = 0xfff 946 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU 947 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U 948 // .. .. ddrc_reg_twrlvl_max_error = 0x0 949 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U 950 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 951 // .. .. ddrc_reg_trdlvl_max_error = 0x0 952 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U 953 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 954 // .. .. reg_ddrc_dfi_wr_level_en = 0x1 955 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U 956 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 957 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 958 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U 959 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 960 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 961 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U 962 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 963 // .. .. 964 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU), 965 // .. .. reg_ddrc_skip_ocd = 0x1 966 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U 967 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U 968 // .. .. 969 EMIT_MASKWRITE(0XF80060B4, 0x00000200U ,0x00000200U), 970 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6 971 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U 972 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U 973 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 974 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U 975 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U 976 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 977 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U 978 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U 979 // .. .. 980 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U), 981 // .. .. START: RESET ECC ERROR 982 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 983 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U 984 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 985 // .. .. Clear_Correctable_DRAM_ECC_error = 1 986 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U 987 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 988 // .. .. 989 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U), 990 // .. .. FINISH: RESET ECC ERROR 991 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 992 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U 993 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 994 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0 995 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U 996 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 997 // .. .. 998 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U), 999 // .. .. CORR_ECC_LOG_VALID = 0x0 1000 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U 1001 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1002 // .. .. ECC_CORRECTED_BIT_NUM = 0x0 1003 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U 1004 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U 1005 // .. .. 1006 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U), 1007 // .. .. UNCORR_ECC_LOG_VALID = 0x0 1008 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U 1009 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1010 // .. .. 1011 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U), 1012 // .. .. STAT_NUM_CORR_ERR = 0x0 1013 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U 1014 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U 1015 // .. .. STAT_NUM_UNCORR_ERR = 0x0 1016 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U 1017 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U 1018 // .. .. 1019 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U), 1020 // .. .. reg_ddrc_ecc_mode = 0x0 1021 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U 1022 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 1023 // .. .. reg_ddrc_dis_scrub = 0x1 1024 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U 1025 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 1026 // .. .. 1027 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U), 1028 // .. .. reg_phy_dif_on = 0x0 1029 // .. .. ==> 0XF8006114[3:0] = 0x00000000U 1030 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 1031 // .. .. reg_phy_dif_off = 0x0 1032 // .. .. ==> 0XF8006114[7:4] = 0x00000000U 1033 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 1034 // .. .. 1035 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U), 1036 // .. .. reg_phy_data_slice_in_use = 0x1 1037 // .. .. ==> 0XF8006118[0:0] = 0x00000001U 1038 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1039 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1040 // .. .. ==> 0XF8006118[1:1] = 0x00000000U 1041 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1042 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1043 // .. .. ==> 0XF8006118[2:2] = 0x00000000U 1044 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1045 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1046 // .. .. ==> 0XF8006118[3:3] = 0x00000000U 1047 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1048 // .. .. reg_phy_bist_shift_dq = 0x0 1049 // .. .. ==> 0XF8006118[14:6] = 0x00000000U 1050 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1051 // .. .. reg_phy_bist_err_clr = 0x0 1052 // .. .. ==> 0XF8006118[23:15] = 0x00000000U 1053 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1054 // .. .. reg_phy_dq_offset = 0x40 1055 // .. .. ==> 0XF8006118[30:24] = 0x00000040U 1056 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1057 // .. .. 1058 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU ,0x40000001U), 1059 // .. .. reg_phy_data_slice_in_use = 0x1 1060 // .. .. ==> 0XF800611C[0:0] = 0x00000001U 1061 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1062 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1063 // .. .. ==> 0XF800611C[1:1] = 0x00000000U 1064 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1065 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1066 // .. .. ==> 0XF800611C[2:2] = 0x00000000U 1067 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1068 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1069 // .. .. ==> 0XF800611C[3:3] = 0x00000000U 1070 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1071 // .. .. reg_phy_bist_shift_dq = 0x0 1072 // .. .. ==> 0XF800611C[14:6] = 0x00000000U 1073 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1074 // .. .. reg_phy_bist_err_clr = 0x0 1075 // .. .. ==> 0XF800611C[23:15] = 0x00000000U 1076 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1077 // .. .. reg_phy_dq_offset = 0x40 1078 // .. .. ==> 0XF800611C[30:24] = 0x00000040U 1079 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1080 // .. .. 1081 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU ,0x40000001U), 1082 // .. .. reg_phy_data_slice_in_use = 0x1 1083 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 1084 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1085 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1086 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 1087 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1088 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1089 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 1090 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1091 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1092 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 1093 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1094 // .. .. reg_phy_bist_shift_dq = 0x0 1095 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 1096 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1097 // .. .. reg_phy_bist_err_clr = 0x0 1098 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 1099 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1100 // .. .. reg_phy_dq_offset = 0x40 1101 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 1102 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1103 // .. .. 1104 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU ,0x40000001U), 1105 // .. .. reg_phy_data_slice_in_use = 0x1 1106 // .. .. ==> 0XF8006124[0:0] = 0x00000001U 1107 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1108 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1109 // .. .. ==> 0XF8006124[1:1] = 0x00000000U 1110 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1111 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1112 // .. .. ==> 0XF8006124[2:2] = 0x00000000U 1113 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1114 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1115 // .. .. ==> 0XF8006124[3:3] = 0x00000000U 1116 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1117 // .. .. reg_phy_bist_shift_dq = 0x0 1118 // .. .. ==> 0XF8006124[14:6] = 0x00000000U 1119 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1120 // .. .. reg_phy_bist_err_clr = 0x0 1121 // .. .. ==> 0XF8006124[23:15] = 0x00000000U 1122 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1123 // .. .. reg_phy_dq_offset = 0x40 1124 // .. .. ==> 0XF8006124[30:24] = 0x00000040U 1125 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1126 // .. .. 1127 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU ,0x40000001U), 1128 // .. .. reg_phy_wrlvl_init_ratio = 0x3 1129 // .. .. ==> 0XF800612C[9:0] = 0x00000003U 1130 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U 1131 // .. .. reg_phy_gatelvl_init_ratio = 0xcf 1132 // .. .. ==> 0XF800612C[19:10] = 0x000000CFU 1133 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00033C00U 1134 // .. .. 1135 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x00033C03U), 1136 // .. .. reg_phy_wrlvl_init_ratio = 0x3 1137 // .. .. ==> 0XF8006130[9:0] = 0x00000003U 1138 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U 1139 // .. .. reg_phy_gatelvl_init_ratio = 0xd0 1140 // .. .. ==> 0XF8006130[19:10] = 0x000000D0U 1141 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00034000U 1142 // .. .. 1143 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00034003U), 1144 // .. .. reg_phy_wrlvl_init_ratio = 0x0 1145 // .. .. ==> 0XF8006134[9:0] = 0x00000000U 1146 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U 1147 // .. .. reg_phy_gatelvl_init_ratio = 0xbd 1148 // .. .. ==> 0XF8006134[19:10] = 0x000000BDU 1149 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002F400U 1150 // .. .. 1151 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0002F400U), 1152 // .. .. reg_phy_wrlvl_init_ratio = 0x0 1153 // .. .. ==> 0XF8006138[9:0] = 0x00000000U 1154 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U 1155 // .. .. reg_phy_gatelvl_init_ratio = 0xc1 1156 // .. .. ==> 0XF8006138[19:10] = 0x000000C1U 1157 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00030400U 1158 // .. .. 1159 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x00030400U), 1160 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1161 // .. .. ==> 0XF8006140[9:0] = 0x00000035U 1162 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1163 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1164 // .. .. ==> 0XF8006140[10:10] = 0x00000000U 1165 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1166 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1167 // .. .. ==> 0XF8006140[19:11] = 0x00000000U 1168 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1169 // .. .. 1170 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U), 1171 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1172 // .. .. ==> 0XF8006144[9:0] = 0x00000035U 1173 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1174 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1175 // .. .. ==> 0XF8006144[10:10] = 0x00000000U 1176 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1177 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1178 // .. .. ==> 0XF8006144[19:11] = 0x00000000U 1179 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1180 // .. .. 1181 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U), 1182 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1183 // .. .. ==> 0XF8006148[9:0] = 0x00000035U 1184 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1185 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1186 // .. .. ==> 0XF8006148[10:10] = 0x00000000U 1187 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1188 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1189 // .. .. ==> 0XF8006148[19:11] = 0x00000000U 1190 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1191 // .. .. 1192 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U), 1193 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1194 // .. .. ==> 0XF800614C[9:0] = 0x00000035U 1195 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1196 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1197 // .. .. ==> 0XF800614C[10:10] = 0x00000000U 1198 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1199 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1200 // .. .. ==> 0XF800614C[19:11] = 0x00000000U 1201 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1202 // .. .. 1203 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U), 1204 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83 1205 // .. .. ==> 0XF8006154[9:0] = 0x00000083U 1206 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U 1207 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1208 // .. .. ==> 0XF8006154[10:10] = 0x00000000U 1209 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1210 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1211 // .. .. ==> 0XF8006154[19:11] = 0x00000000U 1212 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1213 // .. .. 1214 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x00000083U), 1215 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83 1216 // .. .. ==> 0XF8006158[9:0] = 0x00000083U 1217 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U 1218 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1219 // .. .. ==> 0XF8006158[10:10] = 0x00000000U 1220 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1221 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1222 // .. .. ==> 0XF8006158[19:11] = 0x00000000U 1223 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1224 // .. .. 1225 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000083U), 1226 // .. .. reg_phy_wr_dqs_slave_ratio = 0x7f 1227 // .. .. ==> 0XF800615C[9:0] = 0x0000007FU 1228 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000007FU 1229 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1230 // .. .. ==> 0XF800615C[10:10] = 0x00000000U 1231 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1232 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1233 // .. .. ==> 0XF800615C[19:11] = 0x00000000U 1234 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1235 // .. .. 1236 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000007FU), 1237 // .. .. reg_phy_wr_dqs_slave_ratio = 0x78 1238 // .. .. ==> 0XF8006160[9:0] = 0x00000078U 1239 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000078U 1240 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1241 // .. .. ==> 0XF8006160[10:10] = 0x00000000U 1242 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1243 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1244 // .. .. ==> 0XF8006160[19:11] = 0x00000000U 1245 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1246 // .. .. 1247 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x00000078U), 1248 // .. .. reg_phy_fifo_we_slave_ratio = 0x124 1249 // .. .. ==> 0XF8006168[10:0] = 0x00000124U 1250 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000124U 1251 // .. .. reg_phy_fifo_we_in_force = 0x0 1252 // .. .. ==> 0XF8006168[11:11] = 0x00000000U 1253 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1254 // .. .. reg_phy_fifo_we_in_delay = 0x0 1255 // .. .. ==> 0XF8006168[20:12] = 0x00000000U 1256 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1257 // .. .. 1258 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000124U), 1259 // .. .. reg_phy_fifo_we_slave_ratio = 0x125 1260 // .. .. ==> 0XF800616C[10:0] = 0x00000125U 1261 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000125U 1262 // .. .. reg_phy_fifo_we_in_force = 0x0 1263 // .. .. ==> 0XF800616C[11:11] = 0x00000000U 1264 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1265 // .. .. reg_phy_fifo_we_in_delay = 0x0 1266 // .. .. ==> 0XF800616C[20:12] = 0x00000000U 1267 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1268 // .. .. 1269 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000125U), 1270 // .. .. reg_phy_fifo_we_slave_ratio = 0x112 1271 // .. .. ==> 0XF8006170[10:0] = 0x00000112U 1272 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000112U 1273 // .. .. reg_phy_fifo_we_in_force = 0x0 1274 // .. .. ==> 0XF8006170[11:11] = 0x00000000U 1275 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1276 // .. .. reg_phy_fifo_we_in_delay = 0x0 1277 // .. .. ==> 0XF8006170[20:12] = 0x00000000U 1278 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1279 // .. .. 1280 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000112U), 1281 // .. .. reg_phy_fifo_we_slave_ratio = 0x116 1282 // .. .. ==> 0XF8006174[10:0] = 0x00000116U 1283 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000116U 1284 // .. .. reg_phy_fifo_we_in_force = 0x0 1285 // .. .. ==> 0XF8006174[11:11] = 0x00000000U 1286 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1287 // .. .. reg_phy_fifo_we_in_delay = 0x0 1288 // .. .. ==> 0XF8006174[20:12] = 0x00000000U 1289 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1290 // .. .. 1291 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000116U), 1292 // .. .. reg_phy_wr_data_slave_ratio = 0xc3 1293 // .. .. ==> 0XF800617C[9:0] = 0x000000C3U 1294 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U 1295 // .. .. reg_phy_wr_data_slave_force = 0x0 1296 // .. .. ==> 0XF800617C[10:10] = 0x00000000U 1297 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1298 // .. .. reg_phy_wr_data_slave_delay = 0x0 1299 // .. .. ==> 0XF800617C[19:11] = 0x00000000U 1300 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1301 // .. .. 1302 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000C3U), 1303 // .. .. reg_phy_wr_data_slave_ratio = 0xc3 1304 // .. .. ==> 0XF8006180[9:0] = 0x000000C3U 1305 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U 1306 // .. .. reg_phy_wr_data_slave_force = 0x0 1307 // .. .. ==> 0XF8006180[10:10] = 0x00000000U 1308 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1309 // .. .. reg_phy_wr_data_slave_delay = 0x0 1310 // .. .. ==> 0XF8006180[19:11] = 0x00000000U 1311 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1312 // .. .. 1313 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000C3U), 1314 // .. .. reg_phy_wr_data_slave_ratio = 0xbf 1315 // .. .. ==> 0XF8006184[9:0] = 0x000000BFU 1316 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000BFU 1317 // .. .. reg_phy_wr_data_slave_force = 0x0 1318 // .. .. ==> 0XF8006184[10:10] = 0x00000000U 1319 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1320 // .. .. reg_phy_wr_data_slave_delay = 0x0 1321 // .. .. ==> 0XF8006184[19:11] = 0x00000000U 1322 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1323 // .. .. 1324 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000BFU), 1325 // .. .. reg_phy_wr_data_slave_ratio = 0xb8 1326 // .. .. ==> 0XF8006188[9:0] = 0x000000B8U 1327 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B8U 1328 // .. .. reg_phy_wr_data_slave_force = 0x0 1329 // .. .. ==> 0XF8006188[10:10] = 0x00000000U 1330 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1331 // .. .. reg_phy_wr_data_slave_delay = 0x0 1332 // .. .. ==> 0XF8006188[19:11] = 0x00000000U 1333 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1334 // .. .. 1335 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000B8U), 1336 // .. .. reg_phy_bl2 = 0x0 1337 // .. .. ==> 0XF8006190[1:1] = 0x00000000U 1338 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1339 // .. .. reg_phy_at_spd_atpg = 0x0 1340 // .. .. ==> 0XF8006190[2:2] = 0x00000000U 1341 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1342 // .. .. reg_phy_bist_enable = 0x0 1343 // .. .. ==> 0XF8006190[3:3] = 0x00000000U 1344 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1345 // .. .. reg_phy_bist_force_err = 0x0 1346 // .. .. ==> 0XF8006190[4:4] = 0x00000000U 1347 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 1348 // .. .. reg_phy_bist_mode = 0x0 1349 // .. .. ==> 0XF8006190[6:5] = 0x00000000U 1350 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U 1351 // .. .. reg_phy_invert_clkout = 0x1 1352 // .. .. ==> 0XF8006190[7:7] = 0x00000001U 1353 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U 1354 // .. .. reg_phy_sel_logic = 0x0 1355 // .. .. ==> 0XF8006190[9:9] = 0x00000000U 1356 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 1357 // .. .. reg_phy_ctrl_slave_ratio = 0x100 1358 // .. .. ==> 0XF8006190[19:10] = 0x00000100U 1359 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U 1360 // .. .. reg_phy_ctrl_slave_force = 0x0 1361 // .. .. ==> 0XF8006190[20:20] = 0x00000000U 1362 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 1363 // .. .. reg_phy_ctrl_slave_delay = 0x0 1364 // .. .. ==> 0XF8006190[27:21] = 0x00000000U 1365 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U 1366 // .. .. reg_phy_lpddr = 0x0 1367 // .. .. ==> 0XF8006190[29:29] = 0x00000000U 1368 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U 1369 // .. .. reg_phy_cmd_latency = 0x0 1370 // .. .. ==> 0XF8006190[30:30] = 0x00000000U 1371 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 1372 // .. .. 1373 EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU ,0x00040080U), 1374 // .. .. reg_phy_wr_rl_delay = 0x2 1375 // .. .. ==> 0XF8006194[4:0] = 0x00000002U 1376 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U 1377 // .. .. reg_phy_rd_rl_delay = 0x4 1378 // .. .. ==> 0XF8006194[9:5] = 0x00000004U 1379 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U 1380 // .. .. reg_phy_dll_lock_diff = 0xf 1381 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU 1382 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U 1383 // .. .. reg_phy_use_wr_level = 0x1 1384 // .. .. ==> 0XF8006194[14:14] = 0x00000001U 1385 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 1386 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1 1387 // .. .. ==> 0XF8006194[15:15] = 0x00000001U 1388 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U 1389 // .. .. reg_phy_use_rd_data_eye_level = 0x1 1390 // .. .. ==> 0XF8006194[16:16] = 0x00000001U 1391 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 1392 // .. .. reg_phy_dis_calib_rst = 0x0 1393 // .. .. ==> 0XF8006194[17:17] = 0x00000000U 1394 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1395 // .. .. reg_phy_ctrl_slave_delay = 0x0 1396 // .. .. ==> 0XF8006194[19:18] = 0x00000000U 1397 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U 1398 // .. .. 1399 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U), 1400 // .. .. reg_arb_page_addr_mask = 0x0 1401 // .. .. ==> 0XF8006204[31:0] = 0x00000000U 1402 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 1403 // .. .. 1404 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U), 1405 // .. .. reg_arb_pri_wr_portn = 0x3ff 1406 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU 1407 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1408 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1409 // .. .. ==> 0XF8006208[16:16] = 0x00000000U 1410 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1411 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1412 // .. .. ==> 0XF8006208[17:17] = 0x00000000U 1413 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1414 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1415 // .. .. ==> 0XF8006208[18:18] = 0x00000000U 1416 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1417 // .. .. 1418 EMIT_MASKWRITE(0XF8006208, 0x000703FFU ,0x000003FFU), 1419 // .. .. reg_arb_pri_wr_portn = 0x3ff 1420 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU 1421 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1422 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1423 // .. .. ==> 0XF800620C[16:16] = 0x00000000U 1424 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1425 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1426 // .. .. ==> 0XF800620C[17:17] = 0x00000000U 1427 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1428 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1429 // .. .. ==> 0XF800620C[18:18] = 0x00000000U 1430 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1431 // .. .. 1432 EMIT_MASKWRITE(0XF800620C, 0x000703FFU ,0x000003FFU), 1433 // .. .. reg_arb_pri_wr_portn = 0x3ff 1434 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU 1435 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1436 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1437 // .. .. ==> 0XF8006210[16:16] = 0x00000000U 1438 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1439 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1440 // .. .. ==> 0XF8006210[17:17] = 0x00000000U 1441 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1442 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1443 // .. .. ==> 0XF8006210[18:18] = 0x00000000U 1444 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1445 // .. .. 1446 EMIT_MASKWRITE(0XF8006210, 0x000703FFU ,0x000003FFU), 1447 // .. .. reg_arb_pri_wr_portn = 0x3ff 1448 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU 1449 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1450 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1451 // .. .. ==> 0XF8006214[16:16] = 0x00000000U 1452 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1453 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1454 // .. .. ==> 0XF8006214[17:17] = 0x00000000U 1455 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1456 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1457 // .. .. ==> 0XF8006214[18:18] = 0x00000000U 1458 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1459 // .. .. 1460 EMIT_MASKWRITE(0XF8006214, 0x000703FFU ,0x000003FFU), 1461 // .. .. reg_arb_pri_rd_portn = 0x3ff 1462 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU 1463 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1464 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1465 // .. .. ==> 0XF8006218[16:16] = 0x00000000U 1466 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1467 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1468 // .. .. ==> 0XF8006218[17:17] = 0x00000000U 1469 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1470 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1471 // .. .. ==> 0XF8006218[18:18] = 0x00000000U 1472 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1473 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1474 // .. .. ==> 0XF8006218[19:19] = 0x00000000U 1475 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1476 // .. .. 1477 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU), 1478 // .. .. reg_arb_pri_rd_portn = 0x3ff 1479 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU 1480 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1481 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1482 // .. .. ==> 0XF800621C[16:16] = 0x00000000U 1483 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1484 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1485 // .. .. ==> 0XF800621C[17:17] = 0x00000000U 1486 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1487 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1488 // .. .. ==> 0XF800621C[18:18] = 0x00000000U 1489 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1490 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1491 // .. .. ==> 0XF800621C[19:19] = 0x00000000U 1492 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1493 // .. .. 1494 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU), 1495 // .. .. reg_arb_pri_rd_portn = 0x3ff 1496 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU 1497 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1498 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1499 // .. .. ==> 0XF8006220[16:16] = 0x00000000U 1500 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1501 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1502 // .. .. ==> 0XF8006220[17:17] = 0x00000000U 1503 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1504 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1505 // .. .. ==> 0XF8006220[18:18] = 0x00000000U 1506 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1507 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1508 // .. .. ==> 0XF8006220[19:19] = 0x00000000U 1509 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1510 // .. .. 1511 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU), 1512 // .. .. reg_arb_pri_rd_portn = 0x3ff 1513 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU 1514 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1515 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1516 // .. .. ==> 0XF8006224[16:16] = 0x00000000U 1517 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1518 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1519 // .. .. ==> 0XF8006224[17:17] = 0x00000000U 1520 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1521 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1522 // .. .. ==> 0XF8006224[18:18] = 0x00000000U 1523 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1524 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1525 // .. .. ==> 0XF8006224[19:19] = 0x00000000U 1526 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1527 // .. .. 1528 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU), 1529 // .. .. reg_ddrc_lpddr2 = 0x0 1530 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U 1531 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1532 // .. .. reg_ddrc_derate_enable = 0x0 1533 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U 1534 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1535 // .. .. reg_ddrc_mr4_margin = 0x0 1536 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U 1537 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U 1538 // .. .. 1539 EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U ,0x00000000U), 1540 // .. .. reg_ddrc_mr4_read_interval = 0x0 1541 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U 1542 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 1543 // .. .. 1544 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U), 1545 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5 1546 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U 1547 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 1548 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12 1549 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U 1550 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U 1551 // .. .. reg_ddrc_t_mrw = 0x5 1552 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U 1553 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U 1554 // .. .. 1555 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U), 1556 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8 1557 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U 1558 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U 1559 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12 1560 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U 1561 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U 1562 // .. .. 1563 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U), 1564 // .. .. START: POLL ON DCI STATUS 1565 // .. .. DONE = 1 1566 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U 1567 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U 1568 // .. .. 1569 EMIT_MASKPOLL(0XF8000B74, 0x00002000U), 1570 // .. .. FINISH: POLL ON DCI STATUS 1571 // .. .. START: UNLOCK DDR 1572 // .. .. reg_ddrc_soft_rstb = 0x1 1573 // .. .. ==> 0XF8006000[0:0] = 0x00000001U 1574 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1575 // .. .. reg_ddrc_powerdown_en = 0x0 1576 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 1577 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1578 // .. .. reg_ddrc_data_bus_width = 0x0 1579 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 1580 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 1581 // .. .. reg_ddrc_burst8_refresh = 0x0 1582 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 1583 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 1584 // .. .. reg_ddrc_rdwr_idle_gap = 1 1585 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 1586 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 1587 // .. .. reg_ddrc_dis_rd_bypass = 0x0 1588 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 1589 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 1590 // .. .. reg_ddrc_dis_act_bypass = 0x0 1591 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 1592 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 1593 // .. .. reg_ddrc_dis_auto_refresh = 0x0 1594 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 1595 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1596 // .. .. 1597 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U), 1598 // .. .. FINISH: UNLOCK DDR 1599 // .. .. START: CHECK DDR STATUS 1600 // .. .. ddrc_reg_operating_mode = 1 1601 // .. .. ==> 0XF8006054[2:0] = 0x00000001U 1602 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U 1603 // .. .. 1604 EMIT_MASKPOLL(0XF8006054, 0x00000007U), 1605 // .. .. FINISH: CHECK DDR STATUS 1606 // .. FINISH: DDR INITIALIZATION 1607 // FINISH: top 1608 // 1609 EMIT_EXIT(), 1610 1611 // 1612 }; 1613 1614 unsigned long ps7_mio_init_data_3_0[] = { 1615 // START: top 1616 // .. START: SLCR SETTINGS 1617 // .. UNLOCK_KEY = 0XDF0D 1618 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 1619 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 1620 // .. 1621 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 1622 // .. FINISH: SLCR SETTINGS 1623 // .. START: OCM REMAPPING 1624 // .. FINISH: OCM REMAPPING 1625 // .. START: DDRIOB SETTINGS 1626 // .. reserved_INP_POWER = 0x0 1627 // .. ==> 0XF8000B40[0:0] = 0x00000000U 1628 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1629 // .. INP_TYPE = 0x0 1630 // .. ==> 0XF8000B40[2:1] = 0x00000000U 1631 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 1632 // .. DCI_UPDATE_B = 0x0 1633 // .. ==> 0XF8000B40[3:3] = 0x00000000U 1634 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1635 // .. TERM_EN = 0x0 1636 // .. ==> 0XF8000B40[4:4] = 0x00000000U 1637 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 1638 // .. DCI_TYPE = 0x0 1639 // .. ==> 0XF8000B40[6:5] = 0x00000000U 1640 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1641 // .. IBUF_DISABLE_MODE = 0x0 1642 // .. ==> 0XF8000B40[7:7] = 0x00000000U 1643 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1644 // .. TERM_DISABLE_MODE = 0x0 1645 // .. ==> 0XF8000B40[8:8] = 0x00000000U 1646 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1647 // .. OUTPUT_EN = 0x3 1648 // .. ==> 0XF8000B40[10:9] = 0x00000003U 1649 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1650 // .. PULLUP_EN = 0x0 1651 // .. ==> 0XF8000B40[11:11] = 0x00000000U 1652 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1653 // .. 1654 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U), 1655 // .. reserved_INP_POWER = 0x0 1656 // .. ==> 0XF8000B44[0:0] = 0x00000000U 1657 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1658 // .. INP_TYPE = 0x0 1659 // .. ==> 0XF8000B44[2:1] = 0x00000000U 1660 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 1661 // .. DCI_UPDATE_B = 0x0 1662 // .. ==> 0XF8000B44[3:3] = 0x00000000U 1663 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1664 // .. TERM_EN = 0x0 1665 // .. ==> 0XF8000B44[4:4] = 0x00000000U 1666 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 1667 // .. DCI_TYPE = 0x0 1668 // .. ==> 0XF8000B44[6:5] = 0x00000000U 1669 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1670 // .. IBUF_DISABLE_MODE = 0x0 1671 // .. ==> 0XF8000B44[7:7] = 0x00000000U 1672 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1673 // .. TERM_DISABLE_MODE = 0x0 1674 // .. ==> 0XF8000B44[8:8] = 0x00000000U 1675 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1676 // .. OUTPUT_EN = 0x3 1677 // .. ==> 0XF8000B44[10:9] = 0x00000003U 1678 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1679 // .. PULLUP_EN = 0x0 1680 // .. ==> 0XF8000B44[11:11] = 0x00000000U 1681 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1682 // .. 1683 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U), 1684 // .. reserved_INP_POWER = 0x0 1685 // .. ==> 0XF8000B48[0:0] = 0x00000000U 1686 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1687 // .. INP_TYPE = 0x1 1688 // .. ==> 0XF8000B48[2:1] = 0x00000001U 1689 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 1690 // .. DCI_UPDATE_B = 0x0 1691 // .. ==> 0XF8000B48[3:3] = 0x00000000U 1692 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1693 // .. TERM_EN = 0x1 1694 // .. ==> 0XF8000B48[4:4] = 0x00000001U 1695 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1696 // .. DCI_TYPE = 0x3 1697 // .. ==> 0XF8000B48[6:5] = 0x00000003U 1698 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1699 // .. IBUF_DISABLE_MODE = 0 1700 // .. ==> 0XF8000B48[7:7] = 0x00000000U 1701 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1702 // .. TERM_DISABLE_MODE = 0 1703 // .. ==> 0XF8000B48[8:8] = 0x00000000U 1704 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1705 // .. OUTPUT_EN = 0x3 1706 // .. ==> 0XF8000B48[10:9] = 0x00000003U 1707 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1708 // .. PULLUP_EN = 0x0 1709 // .. ==> 0XF8000B48[11:11] = 0x00000000U 1710 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1711 // .. 1712 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U), 1713 // .. reserved_INP_POWER = 0x0 1714 // .. ==> 0XF8000B4C[0:0] = 0x00000000U 1715 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1716 // .. INP_TYPE = 0x1 1717 // .. ==> 0XF8000B4C[2:1] = 0x00000001U 1718 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 1719 // .. DCI_UPDATE_B = 0x0 1720 // .. ==> 0XF8000B4C[3:3] = 0x00000000U 1721 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1722 // .. TERM_EN = 0x1 1723 // .. ==> 0XF8000B4C[4:4] = 0x00000001U 1724 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1725 // .. DCI_TYPE = 0x3 1726 // .. ==> 0XF8000B4C[6:5] = 0x00000003U 1727 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1728 // .. IBUF_DISABLE_MODE = 0 1729 // .. ==> 0XF8000B4C[7:7] = 0x00000000U 1730 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1731 // .. TERM_DISABLE_MODE = 0 1732 // .. ==> 0XF8000B4C[8:8] = 0x00000000U 1733 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1734 // .. OUTPUT_EN = 0x3 1735 // .. ==> 0XF8000B4C[10:9] = 0x00000003U 1736 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1737 // .. PULLUP_EN = 0x0 1738 // .. ==> 0XF8000B4C[11:11] = 0x00000000U 1739 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1740 // .. 1741 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U), 1742 // .. reserved_INP_POWER = 0x0 1743 // .. ==> 0XF8000B50[0:0] = 0x00000000U 1744 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1745 // .. INP_TYPE = 0x2 1746 // .. ==> 0XF8000B50[2:1] = 0x00000002U 1747 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 1748 // .. DCI_UPDATE_B = 0x0 1749 // .. ==> 0XF8000B50[3:3] = 0x00000000U 1750 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1751 // .. TERM_EN = 0x1 1752 // .. ==> 0XF8000B50[4:4] = 0x00000001U 1753 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1754 // .. DCI_TYPE = 0x3 1755 // .. ==> 0XF8000B50[6:5] = 0x00000003U 1756 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1757 // .. IBUF_DISABLE_MODE = 0 1758 // .. ==> 0XF8000B50[7:7] = 0x00000000U 1759 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1760 // .. TERM_DISABLE_MODE = 0 1761 // .. ==> 0XF8000B50[8:8] = 0x00000000U 1762 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1763 // .. OUTPUT_EN = 0x3 1764 // .. ==> 0XF8000B50[10:9] = 0x00000003U 1765 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1766 // .. PULLUP_EN = 0x0 1767 // .. ==> 0XF8000B50[11:11] = 0x00000000U 1768 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1769 // .. 1770 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U), 1771 // .. reserved_INP_POWER = 0x0 1772 // .. ==> 0XF8000B54[0:0] = 0x00000000U 1773 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1774 // .. INP_TYPE = 0x2 1775 // .. ==> 0XF8000B54[2:1] = 0x00000002U 1776 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 1777 // .. DCI_UPDATE_B = 0x0 1778 // .. ==> 0XF8000B54[3:3] = 0x00000000U 1779 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1780 // .. TERM_EN = 0x1 1781 // .. ==> 0XF8000B54[4:4] = 0x00000001U 1782 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1783 // .. DCI_TYPE = 0x3 1784 // .. ==> 0XF8000B54[6:5] = 0x00000003U 1785 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1786 // .. IBUF_DISABLE_MODE = 0 1787 // .. ==> 0XF8000B54[7:7] = 0x00000000U 1788 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1789 // .. TERM_DISABLE_MODE = 0 1790 // .. ==> 0XF8000B54[8:8] = 0x00000000U 1791 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1792 // .. OUTPUT_EN = 0x3 1793 // .. ==> 0XF8000B54[10:9] = 0x00000003U 1794 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1795 // .. PULLUP_EN = 0x0 1796 // .. ==> 0XF8000B54[11:11] = 0x00000000U 1797 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1798 // .. 1799 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U), 1800 // .. reserved_INP_POWER = 0x0 1801 // .. ==> 0XF8000B58[0:0] = 0x00000000U 1802 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1803 // .. INP_TYPE = 0x0 1804 // .. ==> 0XF8000B58[2:1] = 0x00000000U 1805 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 1806 // .. DCI_UPDATE_B = 0x0 1807 // .. ==> 0XF8000B58[3:3] = 0x00000000U 1808 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1809 // .. TERM_EN = 0x0 1810 // .. ==> 0XF8000B58[4:4] = 0x00000000U 1811 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 1812 // .. DCI_TYPE = 0x0 1813 // .. ==> 0XF8000B58[6:5] = 0x00000000U 1814 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1815 // .. IBUF_DISABLE_MODE = 0x0 1816 // .. ==> 0XF8000B58[7:7] = 0x00000000U 1817 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1818 // .. TERM_DISABLE_MODE = 0x0 1819 // .. ==> 0XF8000B58[8:8] = 0x00000000U 1820 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1821 // .. OUTPUT_EN = 0x3 1822 // .. ==> 0XF8000B58[10:9] = 0x00000003U 1823 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1824 // .. PULLUP_EN = 0x0 1825 // .. ==> 0XF8000B58[11:11] = 0x00000000U 1826 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1827 // .. 1828 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U), 1829 // .. reserved_DRIVE_P = 0x1c 1830 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU 1831 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1832 // .. reserved_DRIVE_N = 0xc 1833 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU 1834 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1835 // .. reserved_SLEW_P = 0x3 1836 // .. ==> 0XF8000B5C[18:14] = 0x00000003U 1837 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U 1838 // .. reserved_SLEW_N = 0x3 1839 // .. ==> 0XF8000B5C[23:19] = 0x00000003U 1840 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U 1841 // .. reserved_GTL = 0x0 1842 // .. ==> 0XF8000B5C[26:24] = 0x00000000U 1843 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1844 // .. reserved_RTERM = 0x0 1845 // .. ==> 0XF8000B5C[31:27] = 0x00000000U 1846 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1847 // .. 1848 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU), 1849 // .. reserved_DRIVE_P = 0x1c 1850 // .. ==> 0XF8000B60[6:0] = 0x0000001CU 1851 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1852 // .. reserved_DRIVE_N = 0xc 1853 // .. ==> 0XF8000B60[13:7] = 0x0000000CU 1854 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1855 // .. reserved_SLEW_P = 0x6 1856 // .. ==> 0XF8000B60[18:14] = 0x00000006U 1857 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 1858 // .. reserved_SLEW_N = 0x1f 1859 // .. ==> 0XF8000B60[23:19] = 0x0000001FU 1860 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 1861 // .. reserved_GTL = 0x0 1862 // .. ==> 0XF8000B60[26:24] = 0x00000000U 1863 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1864 // .. reserved_RTERM = 0x0 1865 // .. ==> 0XF8000B60[31:27] = 0x00000000U 1866 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1867 // .. 1868 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU), 1869 // .. reserved_DRIVE_P = 0x1c 1870 // .. ==> 0XF8000B64[6:0] = 0x0000001CU 1871 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1872 // .. reserved_DRIVE_N = 0xc 1873 // .. ==> 0XF8000B64[13:7] = 0x0000000CU 1874 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1875 // .. reserved_SLEW_P = 0x6 1876 // .. ==> 0XF8000B64[18:14] = 0x00000006U 1877 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 1878 // .. reserved_SLEW_N = 0x1f 1879 // .. ==> 0XF8000B64[23:19] = 0x0000001FU 1880 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 1881 // .. reserved_GTL = 0x0 1882 // .. ==> 0XF8000B64[26:24] = 0x00000000U 1883 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1884 // .. reserved_RTERM = 0x0 1885 // .. ==> 0XF8000B64[31:27] = 0x00000000U 1886 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1887 // .. 1888 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU), 1889 // .. reserved_DRIVE_P = 0x1c 1890 // .. ==> 0XF8000B68[6:0] = 0x0000001CU 1891 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1892 // .. reserved_DRIVE_N = 0xc 1893 // .. ==> 0XF8000B68[13:7] = 0x0000000CU 1894 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1895 // .. reserved_SLEW_P = 0x6 1896 // .. ==> 0XF8000B68[18:14] = 0x00000006U 1897 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 1898 // .. reserved_SLEW_N = 0x1f 1899 // .. ==> 0XF8000B68[23:19] = 0x0000001FU 1900 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 1901 // .. reserved_GTL = 0x0 1902 // .. ==> 0XF8000B68[26:24] = 0x00000000U 1903 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1904 // .. reserved_RTERM = 0x0 1905 // .. ==> 0XF8000B68[31:27] = 0x00000000U 1906 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1907 // .. 1908 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU), 1909 // .. VREF_INT_EN = 0x1 1910 // .. ==> 0XF8000B6C[0:0] = 0x00000001U 1911 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 1912 // .. VREF_SEL = 0x4 1913 // .. ==> 0XF8000B6C[4:1] = 0x00000004U 1914 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U 1915 // .. VREF_EXT_EN = 0x0 1916 // .. ==> 0XF8000B6C[6:5] = 0x00000000U 1917 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1918 // .. reserved_VREF_PULLUP_EN = 0x0 1919 // .. ==> 0XF8000B6C[8:7] = 0x00000000U 1920 // .. ==> MASK : 0x00000180U VAL : 0x00000000U 1921 // .. REFIO_EN = 0x1 1922 // .. ==> 0XF8000B6C[9:9] = 0x00000001U 1923 // .. ==> MASK : 0x00000200U VAL : 0x00000200U 1924 // .. reserved_REFIO_TEST = 0x3 1925 // .. ==> 0XF8000B6C[11:10] = 0x00000003U 1926 // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U 1927 // .. reserved_REFIO_PULLUP_EN = 0x0 1928 // .. ==> 0XF8000B6C[12:12] = 0x00000000U 1929 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 1930 // .. reserved_DRST_B_PULLUP_EN = 0x0 1931 // .. ==> 0XF8000B6C[13:13] = 0x00000000U 1932 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 1933 // .. reserved_CKE_PULLUP_EN = 0x0 1934 // .. ==> 0XF8000B6C[14:14] = 0x00000000U 1935 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 1936 // .. 1937 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U), 1938 // .. .. START: ASSERT RESET 1939 // .. .. RESET = 1 1940 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 1941 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1942 // .. .. 1943 EMIT_MASKWRITE(0XF8000B70, 0x00000001U ,0x00000001U), 1944 // .. .. FINISH: ASSERT RESET 1945 // .. .. START: DEASSERT RESET 1946 // .. .. RESET = 0 1947 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U 1948 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1949 // .. .. reserved_VRN_OUT = 0x1 1950 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 1951 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 1952 // .. .. 1953 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U), 1954 // .. .. FINISH: DEASSERT RESET 1955 // .. .. RESET = 0x1 1956 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 1957 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1958 // .. .. ENABLE = 0x1 1959 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U 1960 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 1961 // .. .. reserved_VRP_TRI = 0x0 1962 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U 1963 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1964 // .. .. reserved_VRN_TRI = 0x0 1965 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U 1966 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1967 // .. .. reserved_VRP_OUT = 0x0 1968 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U 1969 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 1970 // .. .. reserved_VRN_OUT = 0x1 1971 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 1972 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 1973 // .. .. NREF_OPT1 = 0x0 1974 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U 1975 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U 1976 // .. .. NREF_OPT2 = 0x0 1977 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U 1978 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U 1979 // .. .. NREF_OPT4 = 0x1 1980 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U 1981 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U 1982 // .. .. PREF_OPT1 = 0x0 1983 // .. .. ==> 0XF8000B70[15:14] = 0x00000000U 1984 // .. .. ==> MASK : 0x0000C000U VAL : 0x00000000U 1985 // .. .. PREF_OPT2 = 0x0 1986 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U 1987 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U 1988 // .. .. UPDATE_CONTROL = 0x0 1989 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U 1990 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 1991 // .. .. reserved_INIT_COMPLETE = 0x0 1992 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U 1993 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 1994 // .. .. reserved_TST_CLK = 0x0 1995 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U 1996 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 1997 // .. .. reserved_TST_HLN = 0x0 1998 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U 1999 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 2000 // .. .. reserved_TST_HLP = 0x0 2001 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U 2002 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 2003 // .. .. reserved_TST_RST = 0x0 2004 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U 2005 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 2006 // .. .. reserved_INT_DCI_EN = 0x0 2007 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U 2008 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 2009 // .. .. 2010 EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU ,0x00000823U), 2011 // .. FINISH: DDRIOB SETTINGS 2012 // .. START: MIO PROGRAMMING 2013 // .. TRI_ENABLE = 0 2014 // .. ==> 0XF8000700[0:0] = 0x00000000U 2015 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2016 // .. L0_SEL = 0 2017 // .. ==> 0XF8000700[1:1] = 0x00000000U 2018 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2019 // .. L1_SEL = 0 2020 // .. ==> 0XF8000700[2:2] = 0x00000000U 2021 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2022 // .. L2_SEL = 0 2023 // .. ==> 0XF8000700[4:3] = 0x00000000U 2024 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2025 // .. L3_SEL = 0 2026 // .. ==> 0XF8000700[7:5] = 0x00000000U 2027 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2028 // .. Speed = 0 2029 // .. ==> 0XF8000700[8:8] = 0x00000000U 2030 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2031 // .. IO_Type = 3 2032 // .. ==> 0XF8000700[11:9] = 0x00000003U 2033 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2034 // .. PULLUP = 0 2035 // .. ==> 0XF8000700[12:12] = 0x00000000U 2036 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2037 // .. DisableRcvr = 0 2038 // .. ==> 0XF8000700[13:13] = 0x00000000U 2039 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2040 // .. 2041 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00000600U), 2042 // .. TRI_ENABLE = 0 2043 // .. ==> 0XF8000704[0:0] = 0x00000000U 2044 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2045 // .. L0_SEL = 1 2046 // .. ==> 0XF8000704[1:1] = 0x00000001U 2047 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2048 // .. L1_SEL = 0 2049 // .. ==> 0XF8000704[2:2] = 0x00000000U 2050 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2051 // .. L2_SEL = 0 2052 // .. ==> 0XF8000704[4:3] = 0x00000000U 2053 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2054 // .. L3_SEL = 0 2055 // .. ==> 0XF8000704[7:5] = 0x00000000U 2056 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2057 // .. Speed = 1 2058 // .. ==> 0XF8000704[8:8] = 0x00000001U 2059 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2060 // .. IO_Type = 3 2061 // .. ==> 0XF8000704[11:9] = 0x00000003U 2062 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2063 // .. PULLUP = 0 2064 // .. ==> 0XF8000704[12:12] = 0x00000000U 2065 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2066 // .. DisableRcvr = 0 2067 // .. ==> 0XF8000704[13:13] = 0x00000000U 2068 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2069 // .. 2070 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00000702U), 2071 // .. TRI_ENABLE = 0 2072 // .. ==> 0XF8000708[0:0] = 0x00000000U 2073 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2074 // .. L0_SEL = 1 2075 // .. ==> 0XF8000708[1:1] = 0x00000001U 2076 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2077 // .. L1_SEL = 0 2078 // .. ==> 0XF8000708[2:2] = 0x00000000U 2079 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2080 // .. L2_SEL = 0 2081 // .. ==> 0XF8000708[4:3] = 0x00000000U 2082 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2083 // .. L3_SEL = 0 2084 // .. ==> 0XF8000708[7:5] = 0x00000000U 2085 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2086 // .. Speed = 1 2087 // .. ==> 0XF8000708[8:8] = 0x00000001U 2088 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2089 // .. IO_Type = 3 2090 // .. ==> 0XF8000708[11:9] = 0x00000003U 2091 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2092 // .. PULLUP = 0 2093 // .. ==> 0XF8000708[12:12] = 0x00000000U 2094 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2095 // .. DisableRcvr = 0 2096 // .. ==> 0XF8000708[13:13] = 0x00000000U 2097 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2098 // .. 2099 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000702U), 2100 // .. TRI_ENABLE = 0 2101 // .. ==> 0XF800070C[0:0] = 0x00000000U 2102 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2103 // .. L0_SEL = 1 2104 // .. ==> 0XF800070C[1:1] = 0x00000001U 2105 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2106 // .. L1_SEL = 0 2107 // .. ==> 0XF800070C[2:2] = 0x00000000U 2108 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2109 // .. L2_SEL = 0 2110 // .. ==> 0XF800070C[4:3] = 0x00000000U 2111 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2112 // .. L3_SEL = 0 2113 // .. ==> 0XF800070C[7:5] = 0x00000000U 2114 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2115 // .. Speed = 1 2116 // .. ==> 0XF800070C[8:8] = 0x00000001U 2117 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2118 // .. IO_Type = 3 2119 // .. ==> 0XF800070C[11:9] = 0x00000003U 2120 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2121 // .. PULLUP = 0 2122 // .. ==> 0XF800070C[12:12] = 0x00000000U 2123 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2124 // .. DisableRcvr = 0 2125 // .. ==> 0XF800070C[13:13] = 0x00000000U 2126 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2127 // .. 2128 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000702U), 2129 // .. TRI_ENABLE = 0 2130 // .. ==> 0XF8000710[0:0] = 0x00000000U 2131 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2132 // .. L0_SEL = 1 2133 // .. ==> 0XF8000710[1:1] = 0x00000001U 2134 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2135 // .. L1_SEL = 0 2136 // .. ==> 0XF8000710[2:2] = 0x00000000U 2137 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2138 // .. L2_SEL = 0 2139 // .. ==> 0XF8000710[4:3] = 0x00000000U 2140 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2141 // .. L3_SEL = 0 2142 // .. ==> 0XF8000710[7:5] = 0x00000000U 2143 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2144 // .. Speed = 1 2145 // .. ==> 0XF8000710[8:8] = 0x00000001U 2146 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2147 // .. IO_Type = 3 2148 // .. ==> 0XF8000710[11:9] = 0x00000003U 2149 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2150 // .. PULLUP = 0 2151 // .. ==> 0XF8000710[12:12] = 0x00000000U 2152 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2153 // .. DisableRcvr = 0 2154 // .. ==> 0XF8000710[13:13] = 0x00000000U 2155 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2156 // .. 2157 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000702U), 2158 // .. TRI_ENABLE = 0 2159 // .. ==> 0XF8000714[0:0] = 0x00000000U 2160 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2161 // .. L0_SEL = 1 2162 // .. ==> 0XF8000714[1:1] = 0x00000001U 2163 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2164 // .. L1_SEL = 0 2165 // .. ==> 0XF8000714[2:2] = 0x00000000U 2166 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2167 // .. L2_SEL = 0 2168 // .. ==> 0XF8000714[4:3] = 0x00000000U 2169 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2170 // .. L3_SEL = 0 2171 // .. ==> 0XF8000714[7:5] = 0x00000000U 2172 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2173 // .. Speed = 1 2174 // .. ==> 0XF8000714[8:8] = 0x00000001U 2175 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2176 // .. IO_Type = 3 2177 // .. ==> 0XF8000714[11:9] = 0x00000003U 2178 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2179 // .. PULLUP = 0 2180 // .. ==> 0XF8000714[12:12] = 0x00000000U 2181 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2182 // .. DisableRcvr = 0 2183 // .. ==> 0XF8000714[13:13] = 0x00000000U 2184 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2185 // .. 2186 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000702U), 2187 // .. TRI_ENABLE = 0 2188 // .. ==> 0XF8000718[0:0] = 0x00000000U 2189 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2190 // .. L0_SEL = 1 2191 // .. ==> 0XF8000718[1:1] = 0x00000001U 2192 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2193 // .. L1_SEL = 0 2194 // .. ==> 0XF8000718[2:2] = 0x00000000U 2195 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2196 // .. L2_SEL = 0 2197 // .. ==> 0XF8000718[4:3] = 0x00000000U 2198 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2199 // .. L3_SEL = 0 2200 // .. ==> 0XF8000718[7:5] = 0x00000000U 2201 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2202 // .. Speed = 1 2203 // .. ==> 0XF8000718[8:8] = 0x00000001U 2204 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2205 // .. IO_Type = 3 2206 // .. ==> 0XF8000718[11:9] = 0x00000003U 2207 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2208 // .. PULLUP = 0 2209 // .. ==> 0XF8000718[12:12] = 0x00000000U 2210 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2211 // .. DisableRcvr = 0 2212 // .. ==> 0XF8000718[13:13] = 0x00000000U 2213 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2214 // .. 2215 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000702U), 2216 // .. TRI_ENABLE = 0 2217 // .. ==> 0XF800071C[0:0] = 0x00000000U 2218 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2219 // .. L0_SEL = 0 2220 // .. ==> 0XF800071C[1:1] = 0x00000000U 2221 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2222 // .. L1_SEL = 0 2223 // .. ==> 0XF800071C[2:2] = 0x00000000U 2224 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2225 // .. L2_SEL = 0 2226 // .. ==> 0XF800071C[4:3] = 0x00000000U 2227 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2228 // .. L3_SEL = 0 2229 // .. ==> 0XF800071C[7:5] = 0x00000000U 2230 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2231 // .. Speed = 0 2232 // .. ==> 0XF800071C[8:8] = 0x00000000U 2233 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2234 // .. IO_Type = 3 2235 // .. ==> 0XF800071C[11:9] = 0x00000003U 2236 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2237 // .. PULLUP = 0 2238 // .. ==> 0XF800071C[12:12] = 0x00000000U 2239 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2240 // .. DisableRcvr = 0 2241 // .. ==> 0XF800071C[13:13] = 0x00000000U 2242 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2243 // .. 2244 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000600U), 2245 // .. TRI_ENABLE = 0 2246 // .. ==> 0XF8000720[0:0] = 0x00000000U 2247 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2248 // .. L0_SEL = 0 2249 // .. ==> 0XF8000720[1:1] = 0x00000000U 2250 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2251 // .. L1_SEL = 0 2252 // .. ==> 0XF8000720[2:2] = 0x00000000U 2253 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2254 // .. L2_SEL = 0 2255 // .. ==> 0XF8000720[4:3] = 0x00000000U 2256 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2257 // .. L3_SEL = 0 2258 // .. ==> 0XF8000720[7:5] = 0x00000000U 2259 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2260 // .. Speed = 1 2261 // .. ==> 0XF8000720[8:8] = 0x00000001U 2262 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2263 // .. IO_Type = 3 2264 // .. ==> 0XF8000720[11:9] = 0x00000003U 2265 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2266 // .. PULLUP = 0 2267 // .. ==> 0XF8000720[12:12] = 0x00000000U 2268 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2269 // .. DisableRcvr = 0 2270 // .. ==> 0XF8000720[13:13] = 0x00000000U 2271 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2272 // .. 2273 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000700U), 2274 // .. TRI_ENABLE = 0 2275 // .. ==> 0XF8000724[0:0] = 0x00000000U 2276 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2277 // .. L0_SEL = 0 2278 // .. ==> 0XF8000724[1:1] = 0x00000000U 2279 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2280 // .. L1_SEL = 0 2281 // .. ==> 0XF8000724[2:2] = 0x00000000U 2282 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2283 // .. L2_SEL = 0 2284 // .. ==> 0XF8000724[4:3] = 0x00000000U 2285 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2286 // .. L3_SEL = 0 2287 // .. ==> 0XF8000724[7:5] = 0x00000000U 2288 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2289 // .. Speed = 0 2290 // .. ==> 0XF8000724[8:8] = 0x00000000U 2291 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2292 // .. IO_Type = 3 2293 // .. ==> 0XF8000724[11:9] = 0x00000003U 2294 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2295 // .. PULLUP = 0 2296 // .. ==> 0XF8000724[12:12] = 0x00000000U 2297 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2298 // .. DisableRcvr = 0 2299 // .. ==> 0XF8000724[13:13] = 0x00000000U 2300 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2301 // .. 2302 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000600U), 2303 // .. TRI_ENABLE = 0 2304 // .. ==> 0XF8000728[0:0] = 0x00000000U 2305 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2306 // .. L0_SEL = 0 2307 // .. ==> 0XF8000728[1:1] = 0x00000000U 2308 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2309 // .. L1_SEL = 0 2310 // .. ==> 0XF8000728[2:2] = 0x00000000U 2311 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2312 // .. L2_SEL = 0 2313 // .. ==> 0XF8000728[4:3] = 0x00000000U 2314 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2315 // .. L3_SEL = 0 2316 // .. ==> 0XF8000728[7:5] = 0x00000000U 2317 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2318 // .. Speed = 0 2319 // .. ==> 0XF8000728[8:8] = 0x00000000U 2320 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2321 // .. IO_Type = 3 2322 // .. ==> 0XF8000728[11:9] = 0x00000003U 2323 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2324 // .. PULLUP = 0 2325 // .. ==> 0XF8000728[12:12] = 0x00000000U 2326 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2327 // .. DisableRcvr = 0 2328 // .. ==> 0XF8000728[13:13] = 0x00000000U 2329 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2330 // .. 2331 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000600U), 2332 // .. TRI_ENABLE = 0 2333 // .. ==> 0XF800072C[0:0] = 0x00000000U 2334 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2335 // .. L0_SEL = 0 2336 // .. ==> 0XF800072C[1:1] = 0x00000000U 2337 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2338 // .. L1_SEL = 0 2339 // .. ==> 0XF800072C[2:2] = 0x00000000U 2340 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2341 // .. L2_SEL = 0 2342 // .. ==> 0XF800072C[4:3] = 0x00000000U 2343 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2344 // .. L3_SEL = 0 2345 // .. ==> 0XF800072C[7:5] = 0x00000000U 2346 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2347 // .. Speed = 0 2348 // .. ==> 0XF800072C[8:8] = 0x00000000U 2349 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2350 // .. IO_Type = 3 2351 // .. ==> 0XF800072C[11:9] = 0x00000003U 2352 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2353 // .. PULLUP = 0 2354 // .. ==> 0XF800072C[12:12] = 0x00000000U 2355 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2356 // .. DisableRcvr = 0 2357 // .. ==> 0XF800072C[13:13] = 0x00000000U 2358 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2359 // .. 2360 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000600U), 2361 // .. TRI_ENABLE = 0 2362 // .. ==> 0XF8000730[0:0] = 0x00000000U 2363 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2364 // .. L0_SEL = 0 2365 // .. ==> 0XF8000730[1:1] = 0x00000000U 2366 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2367 // .. L1_SEL = 0 2368 // .. ==> 0XF8000730[2:2] = 0x00000000U 2369 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2370 // .. L2_SEL = 0 2371 // .. ==> 0XF8000730[4:3] = 0x00000000U 2372 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2373 // .. L3_SEL = 0 2374 // .. ==> 0XF8000730[7:5] = 0x00000000U 2375 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2376 // .. Speed = 0 2377 // .. ==> 0XF8000730[8:8] = 0x00000000U 2378 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2379 // .. IO_Type = 3 2380 // .. ==> 0XF8000730[11:9] = 0x00000003U 2381 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2382 // .. PULLUP = 0 2383 // .. ==> 0XF8000730[12:12] = 0x00000000U 2384 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2385 // .. DisableRcvr = 0 2386 // .. ==> 0XF8000730[13:13] = 0x00000000U 2387 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2388 // .. 2389 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000600U), 2390 // .. TRI_ENABLE = 0 2391 // .. ==> 0XF8000734[0:0] = 0x00000000U 2392 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2393 // .. L0_SEL = 0 2394 // .. ==> 0XF8000734[1:1] = 0x00000000U 2395 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2396 // .. L1_SEL = 0 2397 // .. ==> 0XF8000734[2:2] = 0x00000000U 2398 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2399 // .. L2_SEL = 0 2400 // .. ==> 0XF8000734[4:3] = 0x00000000U 2401 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2402 // .. L3_SEL = 0 2403 // .. ==> 0XF8000734[7:5] = 0x00000000U 2404 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2405 // .. Speed = 0 2406 // .. ==> 0XF8000734[8:8] = 0x00000000U 2407 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2408 // .. IO_Type = 3 2409 // .. ==> 0XF8000734[11:9] = 0x00000003U 2410 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2411 // .. PULLUP = 0 2412 // .. ==> 0XF8000734[12:12] = 0x00000000U 2413 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2414 // .. DisableRcvr = 0 2415 // .. ==> 0XF8000734[13:13] = 0x00000000U 2416 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2417 // .. 2418 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000600U), 2419 // .. TRI_ENABLE = 0 2420 // .. ==> 0XF8000738[0:0] = 0x00000000U 2421 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2422 // .. L0_SEL = 0 2423 // .. ==> 0XF8000738[1:1] = 0x00000000U 2424 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2425 // .. L1_SEL = 0 2426 // .. ==> 0XF8000738[2:2] = 0x00000000U 2427 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2428 // .. L2_SEL = 0 2429 // .. ==> 0XF8000738[4:3] = 0x00000000U 2430 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2431 // .. L3_SEL = 0 2432 // .. ==> 0XF8000738[7:5] = 0x00000000U 2433 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2434 // .. Speed = 0 2435 // .. ==> 0XF8000738[8:8] = 0x00000000U 2436 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2437 // .. IO_Type = 3 2438 // .. ==> 0XF8000738[11:9] = 0x00000003U 2439 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2440 // .. PULLUP = 0 2441 // .. ==> 0XF8000738[12:12] = 0x00000000U 2442 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2443 // .. DisableRcvr = 0 2444 // .. ==> 0XF8000738[13:13] = 0x00000000U 2445 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2446 // .. 2447 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000600U), 2448 // .. TRI_ENABLE = 0 2449 // .. ==> 0XF800073C[0:0] = 0x00000000U 2450 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2451 // .. L0_SEL = 0 2452 // .. ==> 0XF800073C[1:1] = 0x00000000U 2453 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2454 // .. L1_SEL = 0 2455 // .. ==> 0XF800073C[2:2] = 0x00000000U 2456 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2457 // .. L2_SEL = 0 2458 // .. ==> 0XF800073C[4:3] = 0x00000000U 2459 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2460 // .. L3_SEL = 0 2461 // .. ==> 0XF800073C[7:5] = 0x00000000U 2462 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2463 // .. Speed = 0 2464 // .. ==> 0XF800073C[8:8] = 0x00000000U 2465 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2466 // .. IO_Type = 3 2467 // .. ==> 0XF800073C[11:9] = 0x00000003U 2468 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2469 // .. PULLUP = 0 2470 // .. ==> 0XF800073C[12:12] = 0x00000000U 2471 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2472 // .. DisableRcvr = 0 2473 // .. ==> 0XF800073C[13:13] = 0x00000000U 2474 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2475 // .. 2476 EMIT_MASKWRITE(0XF800073C, 0x00003FFFU ,0x00000600U), 2477 // .. TRI_ENABLE = 0 2478 // .. ==> 0XF8000740[0:0] = 0x00000000U 2479 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2480 // .. L0_SEL = 1 2481 // .. ==> 0XF8000740[1:1] = 0x00000001U 2482 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2483 // .. L1_SEL = 0 2484 // .. ==> 0XF8000740[2:2] = 0x00000000U 2485 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2486 // .. L2_SEL = 0 2487 // .. ==> 0XF8000740[4:3] = 0x00000000U 2488 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2489 // .. L3_SEL = 0 2490 // .. ==> 0XF8000740[7:5] = 0x00000000U 2491 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2492 // .. Speed = 1 2493 // .. ==> 0XF8000740[8:8] = 0x00000001U 2494 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2495 // .. IO_Type = 1 2496 // .. ==> 0XF8000740[11:9] = 0x00000001U 2497 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2498 // .. PULLUP = 0 2499 // .. ==> 0XF8000740[12:12] = 0x00000000U 2500 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2501 // .. DisableRcvr = 0 2502 // .. ==> 0XF8000740[13:13] = 0x00000000U 2503 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2504 // .. 2505 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00000302U), 2506 // .. TRI_ENABLE = 0 2507 // .. ==> 0XF8000744[0:0] = 0x00000000U 2508 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2509 // .. L0_SEL = 1 2510 // .. ==> 0XF8000744[1:1] = 0x00000001U 2511 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2512 // .. L1_SEL = 0 2513 // .. ==> 0XF8000744[2:2] = 0x00000000U 2514 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2515 // .. L2_SEL = 0 2516 // .. ==> 0XF8000744[4:3] = 0x00000000U 2517 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2518 // .. L3_SEL = 0 2519 // .. ==> 0XF8000744[7:5] = 0x00000000U 2520 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2521 // .. Speed = 1 2522 // .. ==> 0XF8000744[8:8] = 0x00000001U 2523 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2524 // .. IO_Type = 1 2525 // .. ==> 0XF8000744[11:9] = 0x00000001U 2526 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2527 // .. PULLUP = 0 2528 // .. ==> 0XF8000744[12:12] = 0x00000000U 2529 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2530 // .. DisableRcvr = 0 2531 // .. ==> 0XF8000744[13:13] = 0x00000000U 2532 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2533 // .. 2534 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00000302U), 2535 // .. TRI_ENABLE = 0 2536 // .. ==> 0XF8000748[0:0] = 0x00000000U 2537 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2538 // .. L0_SEL = 1 2539 // .. ==> 0XF8000748[1:1] = 0x00000001U 2540 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2541 // .. L1_SEL = 0 2542 // .. ==> 0XF8000748[2:2] = 0x00000000U 2543 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2544 // .. L2_SEL = 0 2545 // .. ==> 0XF8000748[4:3] = 0x00000000U 2546 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2547 // .. L3_SEL = 0 2548 // .. ==> 0XF8000748[7:5] = 0x00000000U 2549 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2550 // .. Speed = 1 2551 // .. ==> 0XF8000748[8:8] = 0x00000001U 2552 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2553 // .. IO_Type = 1 2554 // .. ==> 0XF8000748[11:9] = 0x00000001U 2555 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2556 // .. PULLUP = 0 2557 // .. ==> 0XF8000748[12:12] = 0x00000000U 2558 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2559 // .. DisableRcvr = 0 2560 // .. ==> 0XF8000748[13:13] = 0x00000000U 2561 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2562 // .. 2563 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00000302U), 2564 // .. TRI_ENABLE = 0 2565 // .. ==> 0XF800074C[0:0] = 0x00000000U 2566 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2567 // .. L0_SEL = 1 2568 // .. ==> 0XF800074C[1:1] = 0x00000001U 2569 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2570 // .. L1_SEL = 0 2571 // .. ==> 0XF800074C[2:2] = 0x00000000U 2572 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2573 // .. L2_SEL = 0 2574 // .. ==> 0XF800074C[4:3] = 0x00000000U 2575 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2576 // .. L3_SEL = 0 2577 // .. ==> 0XF800074C[7:5] = 0x00000000U 2578 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2579 // .. Speed = 1 2580 // .. ==> 0XF800074C[8:8] = 0x00000001U 2581 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2582 // .. IO_Type = 1 2583 // .. ==> 0XF800074C[11:9] = 0x00000001U 2584 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2585 // .. PULLUP = 0 2586 // .. ==> 0XF800074C[12:12] = 0x00000000U 2587 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2588 // .. DisableRcvr = 0 2589 // .. ==> 0XF800074C[13:13] = 0x00000000U 2590 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2591 // .. 2592 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00000302U), 2593 // .. TRI_ENABLE = 0 2594 // .. ==> 0XF8000750[0:0] = 0x00000000U 2595 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2596 // .. L0_SEL = 1 2597 // .. ==> 0XF8000750[1:1] = 0x00000001U 2598 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2599 // .. L1_SEL = 0 2600 // .. ==> 0XF8000750[2:2] = 0x00000000U 2601 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2602 // .. L2_SEL = 0 2603 // .. ==> 0XF8000750[4:3] = 0x00000000U 2604 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2605 // .. L3_SEL = 0 2606 // .. ==> 0XF8000750[7:5] = 0x00000000U 2607 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2608 // .. Speed = 1 2609 // .. ==> 0XF8000750[8:8] = 0x00000001U 2610 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2611 // .. IO_Type = 1 2612 // .. ==> 0XF8000750[11:9] = 0x00000001U 2613 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2614 // .. PULLUP = 0 2615 // .. ==> 0XF8000750[12:12] = 0x00000000U 2616 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2617 // .. DisableRcvr = 0 2618 // .. ==> 0XF8000750[13:13] = 0x00000000U 2619 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2620 // .. 2621 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00000302U), 2622 // .. TRI_ENABLE = 0 2623 // .. ==> 0XF8000754[0:0] = 0x00000000U 2624 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2625 // .. L0_SEL = 1 2626 // .. ==> 0XF8000754[1:1] = 0x00000001U 2627 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2628 // .. L1_SEL = 0 2629 // .. ==> 0XF8000754[2:2] = 0x00000000U 2630 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2631 // .. L2_SEL = 0 2632 // .. ==> 0XF8000754[4:3] = 0x00000000U 2633 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2634 // .. L3_SEL = 0 2635 // .. ==> 0XF8000754[7:5] = 0x00000000U 2636 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2637 // .. Speed = 1 2638 // .. ==> 0XF8000754[8:8] = 0x00000001U 2639 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2640 // .. IO_Type = 1 2641 // .. ==> 0XF8000754[11:9] = 0x00000001U 2642 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2643 // .. PULLUP = 0 2644 // .. ==> 0XF8000754[12:12] = 0x00000000U 2645 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2646 // .. DisableRcvr = 0 2647 // .. ==> 0XF8000754[13:13] = 0x00000000U 2648 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2649 // .. 2650 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00000302U), 2651 // .. TRI_ENABLE = 1 2652 // .. ==> 0XF8000758[0:0] = 0x00000001U 2653 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2654 // .. L0_SEL = 1 2655 // .. ==> 0XF8000758[1:1] = 0x00000001U 2656 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2657 // .. L1_SEL = 0 2658 // .. ==> 0XF8000758[2:2] = 0x00000000U 2659 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2660 // .. L2_SEL = 0 2661 // .. ==> 0XF8000758[4:3] = 0x00000000U 2662 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2663 // .. L3_SEL = 0 2664 // .. ==> 0XF8000758[7:5] = 0x00000000U 2665 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2666 // .. Speed = 1 2667 // .. ==> 0XF8000758[8:8] = 0x00000001U 2668 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2669 // .. IO_Type = 1 2670 // .. ==> 0XF8000758[11:9] = 0x00000001U 2671 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2672 // .. PULLUP = 0 2673 // .. ==> 0XF8000758[12:12] = 0x00000000U 2674 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2675 // .. DisableRcvr = 0 2676 // .. ==> 0XF8000758[13:13] = 0x00000000U 2677 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2678 // .. 2679 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000303U), 2680 // .. TRI_ENABLE = 1 2681 // .. ==> 0XF800075C[0:0] = 0x00000001U 2682 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2683 // .. L0_SEL = 1 2684 // .. ==> 0XF800075C[1:1] = 0x00000001U 2685 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2686 // .. L1_SEL = 0 2687 // .. ==> 0XF800075C[2:2] = 0x00000000U 2688 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2689 // .. L2_SEL = 0 2690 // .. ==> 0XF800075C[4:3] = 0x00000000U 2691 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2692 // .. L3_SEL = 0 2693 // .. ==> 0XF800075C[7:5] = 0x00000000U 2694 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2695 // .. Speed = 1 2696 // .. ==> 0XF800075C[8:8] = 0x00000001U 2697 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2698 // .. IO_Type = 1 2699 // .. ==> 0XF800075C[11:9] = 0x00000001U 2700 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2701 // .. PULLUP = 0 2702 // .. ==> 0XF800075C[12:12] = 0x00000000U 2703 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2704 // .. DisableRcvr = 0 2705 // .. ==> 0XF800075C[13:13] = 0x00000000U 2706 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2707 // .. 2708 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000303U), 2709 // .. TRI_ENABLE = 1 2710 // .. ==> 0XF8000760[0:0] = 0x00000001U 2711 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2712 // .. L0_SEL = 1 2713 // .. ==> 0XF8000760[1:1] = 0x00000001U 2714 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2715 // .. L1_SEL = 0 2716 // .. ==> 0XF8000760[2:2] = 0x00000000U 2717 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2718 // .. L2_SEL = 0 2719 // .. ==> 0XF8000760[4:3] = 0x00000000U 2720 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2721 // .. L3_SEL = 0 2722 // .. ==> 0XF8000760[7:5] = 0x00000000U 2723 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2724 // .. Speed = 1 2725 // .. ==> 0XF8000760[8:8] = 0x00000001U 2726 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2727 // .. IO_Type = 1 2728 // .. ==> 0XF8000760[11:9] = 0x00000001U 2729 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2730 // .. PULLUP = 0 2731 // .. ==> 0XF8000760[12:12] = 0x00000000U 2732 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2733 // .. DisableRcvr = 0 2734 // .. ==> 0XF8000760[13:13] = 0x00000000U 2735 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2736 // .. 2737 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000303U), 2738 // .. TRI_ENABLE = 1 2739 // .. ==> 0XF8000764[0:0] = 0x00000001U 2740 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2741 // .. L0_SEL = 1 2742 // .. ==> 0XF8000764[1:1] = 0x00000001U 2743 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2744 // .. L1_SEL = 0 2745 // .. ==> 0XF8000764[2:2] = 0x00000000U 2746 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2747 // .. L2_SEL = 0 2748 // .. ==> 0XF8000764[4:3] = 0x00000000U 2749 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2750 // .. L3_SEL = 0 2751 // .. ==> 0XF8000764[7:5] = 0x00000000U 2752 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2753 // .. Speed = 1 2754 // .. ==> 0XF8000764[8:8] = 0x00000001U 2755 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2756 // .. IO_Type = 1 2757 // .. ==> 0XF8000764[11:9] = 0x00000001U 2758 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2759 // .. PULLUP = 0 2760 // .. ==> 0XF8000764[12:12] = 0x00000000U 2761 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2762 // .. DisableRcvr = 0 2763 // .. ==> 0XF8000764[13:13] = 0x00000000U 2764 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2765 // .. 2766 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000303U), 2767 // .. TRI_ENABLE = 1 2768 // .. ==> 0XF8000768[0:0] = 0x00000001U 2769 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2770 // .. L0_SEL = 1 2771 // .. ==> 0XF8000768[1:1] = 0x00000001U 2772 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2773 // .. L1_SEL = 0 2774 // .. ==> 0XF8000768[2:2] = 0x00000000U 2775 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2776 // .. L2_SEL = 0 2777 // .. ==> 0XF8000768[4:3] = 0x00000000U 2778 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2779 // .. L3_SEL = 0 2780 // .. ==> 0XF8000768[7:5] = 0x00000000U 2781 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2782 // .. Speed = 1 2783 // .. ==> 0XF8000768[8:8] = 0x00000001U 2784 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2785 // .. IO_Type = 1 2786 // .. ==> 0XF8000768[11:9] = 0x00000001U 2787 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2788 // .. PULLUP = 0 2789 // .. ==> 0XF8000768[12:12] = 0x00000000U 2790 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2791 // .. DisableRcvr = 0 2792 // .. ==> 0XF8000768[13:13] = 0x00000000U 2793 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2794 // .. 2795 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000303U), 2796 // .. TRI_ENABLE = 1 2797 // .. ==> 0XF800076C[0:0] = 0x00000001U 2798 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2799 // .. L0_SEL = 1 2800 // .. ==> 0XF800076C[1:1] = 0x00000001U 2801 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2802 // .. L1_SEL = 0 2803 // .. ==> 0XF800076C[2:2] = 0x00000000U 2804 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2805 // .. L2_SEL = 0 2806 // .. ==> 0XF800076C[4:3] = 0x00000000U 2807 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2808 // .. L3_SEL = 0 2809 // .. ==> 0XF800076C[7:5] = 0x00000000U 2810 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2811 // .. Speed = 1 2812 // .. ==> 0XF800076C[8:8] = 0x00000001U 2813 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2814 // .. IO_Type = 1 2815 // .. ==> 0XF800076C[11:9] = 0x00000001U 2816 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2817 // .. PULLUP = 0 2818 // .. ==> 0XF800076C[12:12] = 0x00000000U 2819 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2820 // .. DisableRcvr = 0 2821 // .. ==> 0XF800076C[13:13] = 0x00000000U 2822 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2823 // .. 2824 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000303U), 2825 // .. TRI_ENABLE = 0 2826 // .. ==> 0XF8000770[0:0] = 0x00000000U 2827 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2828 // .. L0_SEL = 0 2829 // .. ==> 0XF8000770[1:1] = 0x00000000U 2830 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2831 // .. L1_SEL = 1 2832 // .. ==> 0XF8000770[2:2] = 0x00000001U 2833 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2834 // .. L2_SEL = 0 2835 // .. ==> 0XF8000770[4:3] = 0x00000000U 2836 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2837 // .. L3_SEL = 0 2838 // .. ==> 0XF8000770[7:5] = 0x00000000U 2839 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2840 // .. Speed = 1 2841 // .. ==> 0XF8000770[8:8] = 0x00000001U 2842 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2843 // .. IO_Type = 1 2844 // .. ==> 0XF8000770[11:9] = 0x00000001U 2845 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2846 // .. PULLUP = 0 2847 // .. ==> 0XF8000770[12:12] = 0x00000000U 2848 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2849 // .. DisableRcvr = 0 2850 // .. ==> 0XF8000770[13:13] = 0x00000000U 2851 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2852 // .. 2853 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000304U), 2854 // .. TRI_ENABLE = 1 2855 // .. ==> 0XF8000774[0:0] = 0x00000001U 2856 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2857 // .. L0_SEL = 0 2858 // .. ==> 0XF8000774[1:1] = 0x00000000U 2859 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2860 // .. L1_SEL = 1 2861 // .. ==> 0XF8000774[2:2] = 0x00000001U 2862 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2863 // .. L2_SEL = 0 2864 // .. ==> 0XF8000774[4:3] = 0x00000000U 2865 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2866 // .. L3_SEL = 0 2867 // .. ==> 0XF8000774[7:5] = 0x00000000U 2868 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2869 // .. Speed = 1 2870 // .. ==> 0XF8000774[8:8] = 0x00000001U 2871 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2872 // .. IO_Type = 1 2873 // .. ==> 0XF8000774[11:9] = 0x00000001U 2874 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2875 // .. PULLUP = 0 2876 // .. ==> 0XF8000774[12:12] = 0x00000000U 2877 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2878 // .. DisableRcvr = 0 2879 // .. ==> 0XF8000774[13:13] = 0x00000000U 2880 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2881 // .. 2882 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000305U), 2883 // .. TRI_ENABLE = 0 2884 // .. ==> 0XF8000778[0:0] = 0x00000000U 2885 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2886 // .. L0_SEL = 0 2887 // .. ==> 0XF8000778[1:1] = 0x00000000U 2888 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2889 // .. L1_SEL = 1 2890 // .. ==> 0XF8000778[2:2] = 0x00000001U 2891 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2892 // .. L2_SEL = 0 2893 // .. ==> 0XF8000778[4:3] = 0x00000000U 2894 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2895 // .. L3_SEL = 0 2896 // .. ==> 0XF8000778[7:5] = 0x00000000U 2897 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2898 // .. Speed = 1 2899 // .. ==> 0XF8000778[8:8] = 0x00000001U 2900 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2901 // .. IO_Type = 1 2902 // .. ==> 0XF8000778[11:9] = 0x00000001U 2903 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2904 // .. PULLUP = 0 2905 // .. ==> 0XF8000778[12:12] = 0x00000000U 2906 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2907 // .. DisableRcvr = 0 2908 // .. ==> 0XF8000778[13:13] = 0x00000000U 2909 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2910 // .. 2911 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000304U), 2912 // .. TRI_ENABLE = 1 2913 // .. ==> 0XF800077C[0:0] = 0x00000001U 2914 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2915 // .. L0_SEL = 0 2916 // .. ==> 0XF800077C[1:1] = 0x00000000U 2917 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2918 // .. L1_SEL = 1 2919 // .. ==> 0XF800077C[2:2] = 0x00000001U 2920 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2921 // .. L2_SEL = 0 2922 // .. ==> 0XF800077C[4:3] = 0x00000000U 2923 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2924 // .. L3_SEL = 0 2925 // .. ==> 0XF800077C[7:5] = 0x00000000U 2926 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2927 // .. Speed = 1 2928 // .. ==> 0XF800077C[8:8] = 0x00000001U 2929 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2930 // .. IO_Type = 1 2931 // .. ==> 0XF800077C[11:9] = 0x00000001U 2932 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2933 // .. PULLUP = 0 2934 // .. ==> 0XF800077C[12:12] = 0x00000000U 2935 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2936 // .. DisableRcvr = 0 2937 // .. ==> 0XF800077C[13:13] = 0x00000000U 2938 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2939 // .. 2940 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000305U), 2941 // .. TRI_ENABLE = 0 2942 // .. ==> 0XF8000780[0:0] = 0x00000000U 2943 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2944 // .. L0_SEL = 0 2945 // .. ==> 0XF8000780[1:1] = 0x00000000U 2946 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2947 // .. L1_SEL = 1 2948 // .. ==> 0XF8000780[2:2] = 0x00000001U 2949 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2950 // .. L2_SEL = 0 2951 // .. ==> 0XF8000780[4:3] = 0x00000000U 2952 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2953 // .. L3_SEL = 0 2954 // .. ==> 0XF8000780[7:5] = 0x00000000U 2955 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2956 // .. Speed = 1 2957 // .. ==> 0XF8000780[8:8] = 0x00000001U 2958 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2959 // .. IO_Type = 1 2960 // .. ==> 0XF8000780[11:9] = 0x00000001U 2961 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2962 // .. PULLUP = 0 2963 // .. ==> 0XF8000780[12:12] = 0x00000000U 2964 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2965 // .. DisableRcvr = 0 2966 // .. ==> 0XF8000780[13:13] = 0x00000000U 2967 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2968 // .. 2969 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000304U), 2970 // .. TRI_ENABLE = 0 2971 // .. ==> 0XF8000784[0:0] = 0x00000000U 2972 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2973 // .. L0_SEL = 0 2974 // .. ==> 0XF8000784[1:1] = 0x00000000U 2975 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2976 // .. L1_SEL = 1 2977 // .. ==> 0XF8000784[2:2] = 0x00000001U 2978 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2979 // .. L2_SEL = 0 2980 // .. ==> 0XF8000784[4:3] = 0x00000000U 2981 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2982 // .. L3_SEL = 0 2983 // .. ==> 0XF8000784[7:5] = 0x00000000U 2984 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2985 // .. Speed = 1 2986 // .. ==> 0XF8000784[8:8] = 0x00000001U 2987 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2988 // .. IO_Type = 1 2989 // .. ==> 0XF8000784[11:9] = 0x00000001U 2990 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2991 // .. PULLUP = 0 2992 // .. ==> 0XF8000784[12:12] = 0x00000000U 2993 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2994 // .. DisableRcvr = 0 2995 // .. ==> 0XF8000784[13:13] = 0x00000000U 2996 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2997 // .. 2998 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000304U), 2999 // .. TRI_ENABLE = 0 3000 // .. ==> 0XF8000788[0:0] = 0x00000000U 3001 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3002 // .. L0_SEL = 0 3003 // .. ==> 0XF8000788[1:1] = 0x00000000U 3004 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3005 // .. L1_SEL = 1 3006 // .. ==> 0XF8000788[2:2] = 0x00000001U 3007 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3008 // .. L2_SEL = 0 3009 // .. ==> 0XF8000788[4:3] = 0x00000000U 3010 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3011 // .. L3_SEL = 0 3012 // .. ==> 0XF8000788[7:5] = 0x00000000U 3013 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3014 // .. Speed = 1 3015 // .. ==> 0XF8000788[8:8] = 0x00000001U 3016 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3017 // .. IO_Type = 1 3018 // .. ==> 0XF8000788[11:9] = 0x00000001U 3019 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3020 // .. PULLUP = 0 3021 // .. ==> 0XF8000788[12:12] = 0x00000000U 3022 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3023 // .. DisableRcvr = 0 3024 // .. ==> 0XF8000788[13:13] = 0x00000000U 3025 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3026 // .. 3027 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000304U), 3028 // .. TRI_ENABLE = 0 3029 // .. ==> 0XF800078C[0:0] = 0x00000000U 3030 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3031 // .. L0_SEL = 0 3032 // .. ==> 0XF800078C[1:1] = 0x00000000U 3033 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3034 // .. L1_SEL = 1 3035 // .. ==> 0XF800078C[2:2] = 0x00000001U 3036 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3037 // .. L2_SEL = 0 3038 // .. ==> 0XF800078C[4:3] = 0x00000000U 3039 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3040 // .. L3_SEL = 0 3041 // .. ==> 0XF800078C[7:5] = 0x00000000U 3042 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3043 // .. Speed = 1 3044 // .. ==> 0XF800078C[8:8] = 0x00000001U 3045 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3046 // .. IO_Type = 1 3047 // .. ==> 0XF800078C[11:9] = 0x00000001U 3048 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3049 // .. PULLUP = 0 3050 // .. ==> 0XF800078C[12:12] = 0x00000000U 3051 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3052 // .. DisableRcvr = 0 3053 // .. ==> 0XF800078C[13:13] = 0x00000000U 3054 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3055 // .. 3056 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000304U), 3057 // .. TRI_ENABLE = 1 3058 // .. ==> 0XF8000790[0:0] = 0x00000001U 3059 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3060 // .. L0_SEL = 0 3061 // .. ==> 0XF8000790[1:1] = 0x00000000U 3062 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3063 // .. L1_SEL = 1 3064 // .. ==> 0XF8000790[2:2] = 0x00000001U 3065 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3066 // .. L2_SEL = 0 3067 // .. ==> 0XF8000790[4:3] = 0x00000000U 3068 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3069 // .. L3_SEL = 0 3070 // .. ==> 0XF8000790[7:5] = 0x00000000U 3071 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3072 // .. Speed = 1 3073 // .. ==> 0XF8000790[8:8] = 0x00000001U 3074 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3075 // .. IO_Type = 1 3076 // .. ==> 0XF8000790[11:9] = 0x00000001U 3077 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3078 // .. PULLUP = 0 3079 // .. ==> 0XF8000790[12:12] = 0x00000000U 3080 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3081 // .. DisableRcvr = 0 3082 // .. ==> 0XF8000790[13:13] = 0x00000000U 3083 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3084 // .. 3085 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000305U), 3086 // .. TRI_ENABLE = 0 3087 // .. ==> 0XF8000794[0:0] = 0x00000000U 3088 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3089 // .. L0_SEL = 0 3090 // .. ==> 0XF8000794[1:1] = 0x00000000U 3091 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3092 // .. L1_SEL = 1 3093 // .. ==> 0XF8000794[2:2] = 0x00000001U 3094 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3095 // .. L2_SEL = 0 3096 // .. ==> 0XF8000794[4:3] = 0x00000000U 3097 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3098 // .. L3_SEL = 0 3099 // .. ==> 0XF8000794[7:5] = 0x00000000U 3100 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3101 // .. Speed = 1 3102 // .. ==> 0XF8000794[8:8] = 0x00000001U 3103 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3104 // .. IO_Type = 1 3105 // .. ==> 0XF8000794[11:9] = 0x00000001U 3106 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3107 // .. PULLUP = 0 3108 // .. ==> 0XF8000794[12:12] = 0x00000000U 3109 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3110 // .. DisableRcvr = 0 3111 // .. ==> 0XF8000794[13:13] = 0x00000000U 3112 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3113 // .. 3114 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000304U), 3115 // .. TRI_ENABLE = 0 3116 // .. ==> 0XF8000798[0:0] = 0x00000000U 3117 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3118 // .. L0_SEL = 0 3119 // .. ==> 0XF8000798[1:1] = 0x00000000U 3120 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3121 // .. L1_SEL = 1 3122 // .. ==> 0XF8000798[2:2] = 0x00000001U 3123 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3124 // .. L2_SEL = 0 3125 // .. ==> 0XF8000798[4:3] = 0x00000000U 3126 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3127 // .. L3_SEL = 0 3128 // .. ==> 0XF8000798[7:5] = 0x00000000U 3129 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3130 // .. Speed = 1 3131 // .. ==> 0XF8000798[8:8] = 0x00000001U 3132 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3133 // .. IO_Type = 1 3134 // .. ==> 0XF8000798[11:9] = 0x00000001U 3135 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3136 // .. PULLUP = 0 3137 // .. ==> 0XF8000798[12:12] = 0x00000000U 3138 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3139 // .. DisableRcvr = 0 3140 // .. ==> 0XF8000798[13:13] = 0x00000000U 3141 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3142 // .. 3143 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000304U), 3144 // .. TRI_ENABLE = 0 3145 // .. ==> 0XF800079C[0:0] = 0x00000000U 3146 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3147 // .. L0_SEL = 0 3148 // .. ==> 0XF800079C[1:1] = 0x00000000U 3149 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3150 // .. L1_SEL = 1 3151 // .. ==> 0XF800079C[2:2] = 0x00000001U 3152 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3153 // .. L2_SEL = 0 3154 // .. ==> 0XF800079C[4:3] = 0x00000000U 3155 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3156 // .. L3_SEL = 0 3157 // .. ==> 0XF800079C[7:5] = 0x00000000U 3158 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3159 // .. Speed = 1 3160 // .. ==> 0XF800079C[8:8] = 0x00000001U 3161 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3162 // .. IO_Type = 1 3163 // .. ==> 0XF800079C[11:9] = 0x00000001U 3164 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3165 // .. PULLUP = 0 3166 // .. ==> 0XF800079C[12:12] = 0x00000000U 3167 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3168 // .. DisableRcvr = 0 3169 // .. ==> 0XF800079C[13:13] = 0x00000000U 3170 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3171 // .. 3172 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000304U), 3173 // .. TRI_ENABLE = 0 3174 // .. ==> 0XF80007A0[0:0] = 0x00000000U 3175 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3176 // .. L0_SEL = 0 3177 // .. ==> 0XF80007A0[1:1] = 0x00000000U 3178 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3179 // .. L1_SEL = 0 3180 // .. ==> 0XF80007A0[2:2] = 0x00000000U 3181 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3182 // .. L2_SEL = 0 3183 // .. ==> 0XF80007A0[4:3] = 0x00000000U 3184 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3185 // .. L3_SEL = 4 3186 // .. ==> 0XF80007A0[7:5] = 0x00000004U 3187 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3188 // .. Speed = 1 3189 // .. ==> 0XF80007A0[8:8] = 0x00000001U 3190 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3191 // .. IO_Type = 1 3192 // .. ==> 0XF80007A0[11:9] = 0x00000001U 3193 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3194 // .. PULLUP = 0 3195 // .. ==> 0XF80007A0[12:12] = 0x00000000U 3196 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3197 // .. DisableRcvr = 0 3198 // .. ==> 0XF80007A0[13:13] = 0x00000000U 3199 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3200 // .. 3201 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000380U), 3202 // .. TRI_ENABLE = 0 3203 // .. ==> 0XF80007A4[0:0] = 0x00000000U 3204 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3205 // .. L0_SEL = 0 3206 // .. ==> 0XF80007A4[1:1] = 0x00000000U 3207 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3208 // .. L1_SEL = 0 3209 // .. ==> 0XF80007A4[2:2] = 0x00000000U 3210 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3211 // .. L2_SEL = 0 3212 // .. ==> 0XF80007A4[4:3] = 0x00000000U 3213 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3214 // .. L3_SEL = 4 3215 // .. ==> 0XF80007A4[7:5] = 0x00000004U 3216 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3217 // .. Speed = 1 3218 // .. ==> 0XF80007A4[8:8] = 0x00000001U 3219 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3220 // .. IO_Type = 1 3221 // .. ==> 0XF80007A4[11:9] = 0x00000001U 3222 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3223 // .. PULLUP = 0 3224 // .. ==> 0XF80007A4[12:12] = 0x00000000U 3225 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3226 // .. DisableRcvr = 0 3227 // .. ==> 0XF80007A4[13:13] = 0x00000000U 3228 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3229 // .. 3230 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000380U), 3231 // .. TRI_ENABLE = 0 3232 // .. ==> 0XF80007A8[0:0] = 0x00000000U 3233 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3234 // .. L0_SEL = 0 3235 // .. ==> 0XF80007A8[1:1] = 0x00000000U 3236 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3237 // .. L1_SEL = 0 3238 // .. ==> 0XF80007A8[2:2] = 0x00000000U 3239 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3240 // .. L2_SEL = 0 3241 // .. ==> 0XF80007A8[4:3] = 0x00000000U 3242 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3243 // .. L3_SEL = 4 3244 // .. ==> 0XF80007A8[7:5] = 0x00000004U 3245 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3246 // .. Speed = 1 3247 // .. ==> 0XF80007A8[8:8] = 0x00000001U 3248 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3249 // .. IO_Type = 1 3250 // .. ==> 0XF80007A8[11:9] = 0x00000001U 3251 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3252 // .. PULLUP = 0 3253 // .. ==> 0XF80007A8[12:12] = 0x00000000U 3254 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3255 // .. DisableRcvr = 0 3256 // .. ==> 0XF80007A8[13:13] = 0x00000000U 3257 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3258 // .. 3259 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000380U), 3260 // .. TRI_ENABLE = 0 3261 // .. ==> 0XF80007AC[0:0] = 0x00000000U 3262 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3263 // .. L0_SEL = 0 3264 // .. ==> 0XF80007AC[1:1] = 0x00000000U 3265 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3266 // .. L1_SEL = 0 3267 // .. ==> 0XF80007AC[2:2] = 0x00000000U 3268 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3269 // .. L2_SEL = 0 3270 // .. ==> 0XF80007AC[4:3] = 0x00000000U 3271 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3272 // .. L3_SEL = 4 3273 // .. ==> 0XF80007AC[7:5] = 0x00000004U 3274 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3275 // .. Speed = 1 3276 // .. ==> 0XF80007AC[8:8] = 0x00000001U 3277 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3278 // .. IO_Type = 1 3279 // .. ==> 0XF80007AC[11:9] = 0x00000001U 3280 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3281 // .. PULLUP = 0 3282 // .. ==> 0XF80007AC[12:12] = 0x00000000U 3283 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3284 // .. DisableRcvr = 0 3285 // .. ==> 0XF80007AC[13:13] = 0x00000000U 3286 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3287 // .. 3288 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000380U), 3289 // .. TRI_ENABLE = 0 3290 // .. ==> 0XF80007B0[0:0] = 0x00000000U 3291 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3292 // .. L0_SEL = 0 3293 // .. ==> 0XF80007B0[1:1] = 0x00000000U 3294 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3295 // .. L1_SEL = 0 3296 // .. ==> 0XF80007B0[2:2] = 0x00000000U 3297 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3298 // .. L2_SEL = 0 3299 // .. ==> 0XF80007B0[4:3] = 0x00000000U 3300 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3301 // .. L3_SEL = 4 3302 // .. ==> 0XF80007B0[7:5] = 0x00000004U 3303 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3304 // .. Speed = 1 3305 // .. ==> 0XF80007B0[8:8] = 0x00000001U 3306 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3307 // .. IO_Type = 1 3308 // .. ==> 0XF80007B0[11:9] = 0x00000001U 3309 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3310 // .. PULLUP = 0 3311 // .. ==> 0XF80007B0[12:12] = 0x00000000U 3312 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3313 // .. DisableRcvr = 0 3314 // .. ==> 0XF80007B0[13:13] = 0x00000000U 3315 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3316 // .. 3317 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000380U), 3318 // .. TRI_ENABLE = 0 3319 // .. ==> 0XF80007B4[0:0] = 0x00000000U 3320 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3321 // .. L0_SEL = 0 3322 // .. ==> 0XF80007B4[1:1] = 0x00000000U 3323 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3324 // .. L1_SEL = 0 3325 // .. ==> 0XF80007B4[2:2] = 0x00000000U 3326 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3327 // .. L2_SEL = 0 3328 // .. ==> 0XF80007B4[4:3] = 0x00000000U 3329 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3330 // .. L3_SEL = 4 3331 // .. ==> 0XF80007B4[7:5] = 0x00000004U 3332 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3333 // .. Speed = 1 3334 // .. ==> 0XF80007B4[8:8] = 0x00000001U 3335 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3336 // .. IO_Type = 1 3337 // .. ==> 0XF80007B4[11:9] = 0x00000001U 3338 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3339 // .. PULLUP = 0 3340 // .. ==> 0XF80007B4[12:12] = 0x00000000U 3341 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3342 // .. DisableRcvr = 0 3343 // .. ==> 0XF80007B4[13:13] = 0x00000000U 3344 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3345 // .. 3346 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000380U), 3347 // .. TRI_ENABLE = 1 3348 // .. ==> 0XF80007B8[0:0] = 0x00000001U 3349 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3350 // .. Speed = 0 3351 // .. ==> 0XF80007B8[8:8] = 0x00000000U 3352 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3353 // .. IO_Type = 1 3354 // .. ==> 0XF80007B8[11:9] = 0x00000001U 3355 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3356 // .. PULLUP = 0 3357 // .. ==> 0XF80007B8[12:12] = 0x00000000U 3358 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3359 // .. DisableRcvr = 0 3360 // .. ==> 0XF80007B8[13:13] = 0x00000000U 3361 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3362 // .. 3363 EMIT_MASKWRITE(0XF80007B8, 0x00003F01U ,0x00000201U), 3364 // .. TRI_ENABLE = 1 3365 // .. ==> 0XF80007BC[0:0] = 0x00000001U 3366 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3367 // .. Speed = 0 3368 // .. ==> 0XF80007BC[8:8] = 0x00000000U 3369 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3370 // .. IO_Type = 1 3371 // .. ==> 0XF80007BC[11:9] = 0x00000001U 3372 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3373 // .. PULLUP = 0 3374 // .. ==> 0XF80007BC[12:12] = 0x00000000U 3375 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3376 // .. DisableRcvr = 0 3377 // .. ==> 0XF80007BC[13:13] = 0x00000000U 3378 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3379 // .. 3380 EMIT_MASKWRITE(0XF80007BC, 0x00003F01U ,0x00000201U), 3381 // .. TRI_ENABLE = 0 3382 // .. ==> 0XF80007C0[0:0] = 0x00000000U 3383 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3384 // .. L0_SEL = 0 3385 // .. ==> 0XF80007C0[1:1] = 0x00000000U 3386 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3387 // .. L1_SEL = 0 3388 // .. ==> 0XF80007C0[2:2] = 0x00000000U 3389 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3390 // .. L2_SEL = 0 3391 // .. ==> 0XF80007C0[4:3] = 0x00000000U 3392 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3393 // .. L3_SEL = 7 3394 // .. ==> 0XF80007C0[7:5] = 0x00000007U 3395 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 3396 // .. Speed = 0 3397 // .. ==> 0XF80007C0[8:8] = 0x00000000U 3398 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3399 // .. IO_Type = 1 3400 // .. ==> 0XF80007C0[11:9] = 0x00000001U 3401 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3402 // .. PULLUP = 0 3403 // .. ==> 0XF80007C0[12:12] = 0x00000000U 3404 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3405 // .. DisableRcvr = 0 3406 // .. ==> 0XF80007C0[13:13] = 0x00000000U 3407 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3408 // .. 3409 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U), 3410 // .. TRI_ENABLE = 1 3411 // .. ==> 0XF80007C4[0:0] = 0x00000001U 3412 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3413 // .. L0_SEL = 0 3414 // .. ==> 0XF80007C4[1:1] = 0x00000000U 3415 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3416 // .. L1_SEL = 0 3417 // .. ==> 0XF80007C4[2:2] = 0x00000000U 3418 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3419 // .. L2_SEL = 0 3420 // .. ==> 0XF80007C4[4:3] = 0x00000000U 3421 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3422 // .. L3_SEL = 7 3423 // .. ==> 0XF80007C4[7:5] = 0x00000007U 3424 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 3425 // .. Speed = 0 3426 // .. ==> 0XF80007C4[8:8] = 0x00000000U 3427 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3428 // .. IO_Type = 1 3429 // .. ==> 0XF80007C4[11:9] = 0x00000001U 3430 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3431 // .. PULLUP = 0 3432 // .. ==> 0XF80007C4[12:12] = 0x00000000U 3433 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3434 // .. DisableRcvr = 0 3435 // .. ==> 0XF80007C4[13:13] = 0x00000000U 3436 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3437 // .. 3438 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U), 3439 // .. TRI_ENABLE = 1 3440 // .. ==> 0XF80007C8[0:0] = 0x00000001U 3441 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3442 // .. L0_SEL = 0 3443 // .. ==> 0XF80007C8[1:1] = 0x00000000U 3444 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3445 // .. L1_SEL = 0 3446 // .. ==> 0XF80007C8[2:2] = 0x00000000U 3447 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3448 // .. L2_SEL = 0 3449 // .. ==> 0XF80007C8[4:3] = 0x00000000U 3450 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3451 // .. L3_SEL = 0 3452 // .. ==> 0XF80007C8[7:5] = 0x00000000U 3453 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3454 // .. Speed = 0 3455 // .. ==> 0XF80007C8[8:8] = 0x00000000U 3456 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3457 // .. IO_Type = 1 3458 // .. ==> 0XF80007C8[11:9] = 0x00000001U 3459 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3460 // .. PULLUP = 0 3461 // .. ==> 0XF80007C8[12:12] = 0x00000000U 3462 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3463 // .. DisableRcvr = 0 3464 // .. ==> 0XF80007C8[13:13] = 0x00000000U 3465 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3466 // .. 3467 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00000201U), 3468 // .. TRI_ENABLE = 1 3469 // .. ==> 0XF80007CC[0:0] = 0x00000001U 3470 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3471 // .. L0_SEL = 0 3472 // .. ==> 0XF80007CC[1:1] = 0x00000000U 3473 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3474 // .. L1_SEL = 0 3475 // .. ==> 0XF80007CC[2:2] = 0x00000000U 3476 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3477 // .. L2_SEL = 0 3478 // .. ==> 0XF80007CC[4:3] = 0x00000000U 3479 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3480 // .. L3_SEL = 0 3481 // .. ==> 0XF80007CC[7:5] = 0x00000000U 3482 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3483 // .. Speed = 0 3484 // .. ==> 0XF80007CC[8:8] = 0x00000000U 3485 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3486 // .. IO_Type = 1 3487 // .. ==> 0XF80007CC[11:9] = 0x00000001U 3488 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3489 // .. PULLUP = 0 3490 // .. ==> 0XF80007CC[12:12] = 0x00000000U 3491 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3492 // .. DisableRcvr = 0 3493 // .. ==> 0XF80007CC[13:13] = 0x00000000U 3494 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3495 // .. 3496 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000201U), 3497 // .. TRI_ENABLE = 0 3498 // .. ==> 0XF80007D0[0:0] = 0x00000000U 3499 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3500 // .. L0_SEL = 0 3501 // .. ==> 0XF80007D0[1:1] = 0x00000000U 3502 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3503 // .. L1_SEL = 0 3504 // .. ==> 0XF80007D0[2:2] = 0x00000000U 3505 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3506 // .. L2_SEL = 0 3507 // .. ==> 0XF80007D0[4:3] = 0x00000000U 3508 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3509 // .. L3_SEL = 4 3510 // .. ==> 0XF80007D0[7:5] = 0x00000004U 3511 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3512 // .. Speed = 0 3513 // .. ==> 0XF80007D0[8:8] = 0x00000000U 3514 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3515 // .. IO_Type = 1 3516 // .. ==> 0XF80007D0[11:9] = 0x00000001U 3517 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3518 // .. PULLUP = 0 3519 // .. ==> 0XF80007D0[12:12] = 0x00000000U 3520 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3521 // .. DisableRcvr = 0 3522 // .. ==> 0XF80007D0[13:13] = 0x00000000U 3523 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3524 // .. 3525 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U), 3526 // .. TRI_ENABLE = 0 3527 // .. ==> 0XF80007D4[0:0] = 0x00000000U 3528 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3529 // .. L0_SEL = 0 3530 // .. ==> 0XF80007D4[1:1] = 0x00000000U 3531 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3532 // .. L1_SEL = 0 3533 // .. ==> 0XF80007D4[2:2] = 0x00000000U 3534 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3535 // .. L2_SEL = 0 3536 // .. ==> 0XF80007D4[4:3] = 0x00000000U 3537 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3538 // .. L3_SEL = 4 3539 // .. ==> 0XF80007D4[7:5] = 0x00000004U 3540 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3541 // .. Speed = 0 3542 // .. ==> 0XF80007D4[8:8] = 0x00000000U 3543 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3544 // .. IO_Type = 1 3545 // .. ==> 0XF80007D4[11:9] = 0x00000001U 3546 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3547 // .. PULLUP = 0 3548 // .. ==> 0XF80007D4[12:12] = 0x00000000U 3549 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3550 // .. DisableRcvr = 0 3551 // .. ==> 0XF80007D4[13:13] = 0x00000000U 3552 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3553 // .. 3554 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U), 3555 // .. SDIO0_WP_SEL = 46 3556 // .. ==> 0XF8000830[5:0] = 0x0000002EU 3557 // .. ==> MASK : 0x0000003FU VAL : 0x0000002EU 3558 // .. SDIO0_CD_SEL = 47 3559 // .. ==> 0XF8000830[21:16] = 0x0000002FU 3560 // .. ==> MASK : 0x003F0000U VAL : 0x002F0000U 3561 // .. 3562 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x002F002EU), 3563 // .. FINISH: MIO PROGRAMMING 3564 // .. START: LOCK IT BACK 3565 // .. LOCK_KEY = 0X767B 3566 // .. ==> 0XF8000004[15:0] = 0x0000767BU 3567 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 3568 // .. 3569 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 3570 // .. FINISH: LOCK IT BACK 3571 // FINISH: top 3572 // 3573 EMIT_EXIT(), 3574 3575 // 3576 }; 3577 3578 unsigned long ps7_peripherals_init_data_3_0[] = { 3579 // START: top 3580 // .. START: SLCR SETTINGS 3581 // .. UNLOCK_KEY = 0XDF0D 3582 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 3583 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 3584 // .. 3585 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 3586 // .. FINISH: SLCR SETTINGS 3587 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS 3588 // .. IBUF_DISABLE_MODE = 0x1 3589 // .. ==> 0XF8000B48[7:7] = 0x00000001U 3590 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3591 // .. TERM_DISABLE_MODE = 0x1 3592 // .. ==> 0XF8000B48[8:8] = 0x00000001U 3593 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3594 // .. 3595 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U), 3596 // .. IBUF_DISABLE_MODE = 0x1 3597 // .. ==> 0XF8000B4C[7:7] = 0x00000001U 3598 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3599 // .. TERM_DISABLE_MODE = 0x1 3600 // .. ==> 0XF8000B4C[8:8] = 0x00000001U 3601 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3602 // .. 3603 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U), 3604 // .. IBUF_DISABLE_MODE = 0x1 3605 // .. ==> 0XF8000B50[7:7] = 0x00000001U 3606 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3607 // .. TERM_DISABLE_MODE = 0x1 3608 // .. ==> 0XF8000B50[8:8] = 0x00000001U 3609 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3610 // .. 3611 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U), 3612 // .. IBUF_DISABLE_MODE = 0x1 3613 // .. ==> 0XF8000B54[7:7] = 0x00000001U 3614 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3615 // .. TERM_DISABLE_MODE = 0x1 3616 // .. ==> 0XF8000B54[8:8] = 0x00000001U 3617 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3618 // .. 3619 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U), 3620 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS 3621 // .. START: LOCK IT BACK 3622 // .. LOCK_KEY = 0X767B 3623 // .. ==> 0XF8000004[15:0] = 0x0000767BU 3624 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 3625 // .. 3626 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 3627 // .. FINISH: LOCK IT BACK 3628 // .. START: SRAM/NOR SET OPMODE 3629 // .. FINISH: SRAM/NOR SET OPMODE 3630 // .. START: UART REGISTERS 3631 // .. BDIV = 0x6 3632 // .. ==> 0XE0001034[7:0] = 0x00000006U 3633 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U 3634 // .. 3635 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U), 3636 // .. CD = 0x3e 3637 // .. ==> 0XE0001018[15:0] = 0x0000003EU 3638 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU 3639 // .. 3640 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU), 3641 // .. STPBRK = 0x0 3642 // .. ==> 0XE0001000[8:8] = 0x00000000U 3643 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3644 // .. STTBRK = 0x0 3645 // .. ==> 0XE0001000[7:7] = 0x00000000U 3646 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 3647 // .. RSTTO = 0x0 3648 // .. ==> 0XE0001000[6:6] = 0x00000000U 3649 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 3650 // .. TXDIS = 0x0 3651 // .. ==> 0XE0001000[5:5] = 0x00000000U 3652 // .. ==> MASK : 0x00000020U VAL : 0x00000000U 3653 // .. TXEN = 0x1 3654 // .. ==> 0XE0001000[4:4] = 0x00000001U 3655 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 3656 // .. RXDIS = 0x0 3657 // .. ==> 0XE0001000[3:3] = 0x00000000U 3658 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 3659 // .. RXEN = 0x1 3660 // .. ==> 0XE0001000[2:2] = 0x00000001U 3661 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3662 // .. TXRES = 0x1 3663 // .. ==> 0XE0001000[1:1] = 0x00000001U 3664 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 3665 // .. RXRES = 0x1 3666 // .. ==> 0XE0001000[0:0] = 0x00000001U 3667 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3668 // .. 3669 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U), 3670 // .. CHMODE = 0x0 3671 // .. ==> 0XE0001004[9:8] = 0x00000000U 3672 // .. ==> MASK : 0x00000300U VAL : 0x00000000U 3673 // .. NBSTOP = 0x0 3674 // .. ==> 0XE0001004[7:6] = 0x00000000U 3675 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U 3676 // .. PAR = 0x4 3677 // .. ==> 0XE0001004[5:3] = 0x00000004U 3678 // .. ==> MASK : 0x00000038U VAL : 0x00000020U 3679 // .. CHRL = 0x0 3680 // .. ==> 0XE0001004[2:1] = 0x00000000U 3681 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 3682 // .. CLKS = 0x0 3683 // .. ==> 0XE0001004[0:0] = 0x00000000U 3684 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3685 // .. 3686 EMIT_MASKWRITE(0XE0001004, 0x000003FFU ,0x00000020U), 3687 // .. FINISH: UART REGISTERS 3688 // .. START: QSPI REGISTERS 3689 // .. Holdb_dr = 1 3690 // .. ==> 0XE000D000[19:19] = 0x00000001U 3691 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 3692 // .. 3693 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U), 3694 // .. FINISH: QSPI REGISTERS 3695 // .. START: PL POWER ON RESET REGISTERS 3696 // .. PCFG_POR_CNT_4K = 0 3697 // .. ==> 0XF8007000[29:29] = 0x00000000U 3698 // .. ==> MASK : 0x20000000U VAL : 0x00000000U 3699 // .. 3700 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U), 3701 // .. FINISH: PL POWER ON RESET REGISTERS 3702 // .. START: SMC TIMING CALCULATION REGISTER UPDATE 3703 // .. .. START: NAND SET CYCLE 3704 // .. .. FINISH: NAND SET CYCLE 3705 // .. .. START: OPMODE 3706 // .. .. FINISH: OPMODE 3707 // .. .. START: DIRECT COMMAND 3708 // .. .. FINISH: DIRECT COMMAND 3709 // .. .. START: SRAM/NOR CS0 SET CYCLE 3710 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE 3711 // .. .. START: DIRECT COMMAND 3712 // .. .. FINISH: DIRECT COMMAND 3713 // .. .. START: NOR CS0 BASE ADDRESS 3714 // .. .. FINISH: NOR CS0 BASE ADDRESS 3715 // .. .. START: SRAM/NOR CS1 SET CYCLE 3716 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE 3717 // .. .. START: DIRECT COMMAND 3718 // .. .. FINISH: DIRECT COMMAND 3719 // .. .. START: NOR CS1 BASE ADDRESS 3720 // .. .. FINISH: NOR CS1 BASE ADDRESS 3721 // .. .. START: USB RESET 3722 // .. .. .. START: USB0 RESET 3723 // .. .. .. .. START: DIR MODE BANK 0 3724 // .. .. .. .. FINISH: DIR MODE BANK 0 3725 // .. .. .. .. START: DIR MODE BANK 1 3726 // .. .. .. .. FINISH: DIR MODE BANK 1 3727 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3728 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3729 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3730 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3731 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3732 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3733 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3734 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3735 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3736 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3737 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3738 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3739 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3740 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3741 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3742 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3743 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3744 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3745 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3746 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3747 // .. .. .. .. START: ADD 1 MS DELAY 3748 // .. .. .. .. 3749 EMIT_MASKDELAY(0XF8F00200, 1), 3750 // .. .. .. .. FINISH: ADD 1 MS DELAY 3751 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3752 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3753 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3754 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3755 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3756 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3757 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3758 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3759 // .. .. .. FINISH: USB0 RESET 3760 // .. .. .. START: USB1 RESET 3761 // .. .. .. .. START: DIR MODE BANK 0 3762 // .. .. .. .. FINISH: DIR MODE BANK 0 3763 // .. .. .. .. START: DIR MODE BANK 1 3764 // .. .. .. .. FINISH: DIR MODE BANK 1 3765 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3766 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3767 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3768 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3769 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3770 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3771 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3772 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3773 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3774 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3775 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3776 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3777 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3778 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3779 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3780 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3781 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3782 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3783 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3784 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3785 // .. .. .. .. START: ADD 1 MS DELAY 3786 // .. .. .. .. 3787 EMIT_MASKDELAY(0XF8F00200, 1), 3788 // .. .. .. .. FINISH: ADD 1 MS DELAY 3789 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3790 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3791 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3792 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3793 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3794 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3795 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3796 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3797 // .. .. .. FINISH: USB1 RESET 3798 // .. .. FINISH: USB RESET 3799 // .. .. START: ENET RESET 3800 // .. .. .. START: ENET0 RESET 3801 // .. .. .. .. START: DIR MODE BANK 0 3802 // .. .. .. .. FINISH: DIR MODE BANK 0 3803 // .. .. .. .. START: DIR MODE BANK 1 3804 // .. .. .. .. FINISH: DIR MODE BANK 1 3805 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3806 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3807 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3808 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3809 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3810 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3811 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3812 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3813 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3814 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3815 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3816 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3817 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3818 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3819 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3820 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3821 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3822 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3823 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3824 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3825 // .. .. .. .. START: ADD 1 MS DELAY 3826 // .. .. .. .. 3827 EMIT_MASKDELAY(0XF8F00200, 1), 3828 // .. .. .. .. FINISH: ADD 1 MS DELAY 3829 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3830 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3831 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3832 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3833 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3834 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3835 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3836 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3837 // .. .. .. FINISH: ENET0 RESET 3838 // .. .. .. START: ENET1 RESET 3839 // .. .. .. .. START: DIR MODE BANK 0 3840 // .. .. .. .. FINISH: DIR MODE BANK 0 3841 // .. .. .. .. START: DIR MODE BANK 1 3842 // .. .. .. .. FINISH: DIR MODE BANK 1 3843 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3844 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3845 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3846 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3847 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3848 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3849 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3850 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3851 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3852 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3853 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3854 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3855 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3856 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3857 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3858 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3859 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3860 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3861 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3862 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3863 // .. .. .. .. START: ADD 1 MS DELAY 3864 // .. .. .. .. 3865 EMIT_MASKDELAY(0XF8F00200, 1), 3866 // .. .. .. .. FINISH: ADD 1 MS DELAY 3867 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3868 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3869 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3870 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3871 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3872 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3873 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3874 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3875 // .. .. .. FINISH: ENET1 RESET 3876 // .. .. FINISH: ENET RESET 3877 // .. .. START: I2C RESET 3878 // .. .. .. START: I2C0 RESET 3879 // .. .. .. .. START: DIR MODE GPIO BANK0 3880 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 3881 // .. .. .. .. START: DIR MODE GPIO BANK1 3882 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 3883 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3884 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3885 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3886 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3887 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3888 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3889 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3890 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3891 // .. .. .. .. START: OUTPUT ENABLE 3892 // .. .. .. .. FINISH: OUTPUT ENABLE 3893 // .. .. .. .. START: OUTPUT ENABLE 3894 // .. .. .. .. FINISH: OUTPUT ENABLE 3895 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3896 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3897 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3898 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3899 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3900 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3901 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3902 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3903 // .. .. .. .. START: ADD 1 MS DELAY 3904 // .. .. .. .. 3905 EMIT_MASKDELAY(0XF8F00200, 1), 3906 // .. .. .. .. FINISH: ADD 1 MS DELAY 3907 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3908 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3909 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3910 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3911 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3912 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3913 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3914 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3915 // .. .. .. FINISH: I2C0 RESET 3916 // .. .. .. START: I2C1 RESET 3917 // .. .. .. .. START: DIR MODE GPIO BANK0 3918 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 3919 // .. .. .. .. START: DIR MODE GPIO BANK1 3920 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 3921 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3922 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3923 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3924 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3925 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3926 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3927 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3928 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3929 // .. .. .. .. START: OUTPUT ENABLE 3930 // .. .. .. .. FINISH: OUTPUT ENABLE 3931 // .. .. .. .. START: OUTPUT ENABLE 3932 // .. .. .. .. FINISH: OUTPUT ENABLE 3933 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3934 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3935 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3936 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3937 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3938 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3939 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3940 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3941 // .. .. .. .. START: ADD 1 MS DELAY 3942 // .. .. .. .. 3943 EMIT_MASKDELAY(0XF8F00200, 1), 3944 // .. .. .. .. FINISH: ADD 1 MS DELAY 3945 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3946 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3947 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3948 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3949 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3950 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3951 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3952 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3953 // .. .. .. FINISH: I2C1 RESET 3954 // .. .. FINISH: I2C RESET 3955 // .. .. START: NOR CHIP SELECT 3956 // .. .. .. START: DIR MODE BANK 0 3957 // .. .. .. FINISH: DIR MODE BANK 0 3958 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3959 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3960 // .. .. .. START: OUTPUT ENABLE BANK 0 3961 // .. .. .. FINISH: OUTPUT ENABLE BANK 0 3962 // .. .. FINISH: NOR CHIP SELECT 3963 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE 3964 // FINISH: top 3965 // 3966 EMIT_EXIT(), 3967 3968 // 3969 }; 3970 3971 unsigned long ps7_post_config_3_0[] = { 3972 // START: top 3973 // .. START: SLCR SETTINGS 3974 // .. UNLOCK_KEY = 0XDF0D 3975 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 3976 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 3977 // .. 3978 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 3979 // .. FINISH: SLCR SETTINGS 3980 // .. START: ENABLING LEVEL SHIFTER 3981 // .. USER_LVL_INP_EN_0 = 1 3982 // .. ==> 0XF8000900[3:3] = 0x00000001U 3983 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 3984 // .. USER_LVL_OUT_EN_0 = 1 3985 // .. ==> 0XF8000900[2:2] = 0x00000001U 3986 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3987 // .. USER_LVL_INP_EN_1 = 1 3988 // .. ==> 0XF8000900[1:1] = 0x00000001U 3989 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 3990 // .. USER_LVL_OUT_EN_1 = 1 3991 // .. ==> 0XF8000900[0:0] = 0x00000001U 3992 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3993 // .. 3994 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU), 3995 // .. FINISH: ENABLING LEVEL SHIFTER 3996 // .. START: FPGA RESETS TO 0 3997 // .. reserved_3 = 0 3998 // .. ==> 0XF8000240[31:25] = 0x00000000U 3999 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U 4000 // .. reserved_FPGA_ACP_RST = 0 4001 // .. ==> 0XF8000240[24:24] = 0x00000000U 4002 // .. ==> MASK : 0x01000000U VAL : 0x00000000U 4003 // .. reserved_FPGA_AXDS3_RST = 0 4004 // .. ==> 0XF8000240[23:23] = 0x00000000U 4005 // .. ==> MASK : 0x00800000U VAL : 0x00000000U 4006 // .. reserved_FPGA_AXDS2_RST = 0 4007 // .. ==> 0XF8000240[22:22] = 0x00000000U 4008 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 4009 // .. reserved_FPGA_AXDS1_RST = 0 4010 // .. ==> 0XF8000240[21:21] = 0x00000000U 4011 // .. ==> MASK : 0x00200000U VAL : 0x00000000U 4012 // .. reserved_FPGA_AXDS0_RST = 0 4013 // .. ==> 0XF8000240[20:20] = 0x00000000U 4014 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 4015 // .. reserved_2 = 0 4016 // .. ==> 0XF8000240[19:18] = 0x00000000U 4017 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U 4018 // .. reserved_FSSW1_FPGA_RST = 0 4019 // .. ==> 0XF8000240[17:17] = 0x00000000U 4020 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 4021 // .. reserved_FSSW0_FPGA_RST = 0 4022 // .. ==> 0XF8000240[16:16] = 0x00000000U 4023 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 4024 // .. reserved_1 = 0 4025 // .. ==> 0XF8000240[15:14] = 0x00000000U 4026 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U 4027 // .. reserved_FPGA_FMSW1_RST = 0 4028 // .. ==> 0XF8000240[13:13] = 0x00000000U 4029 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 4030 // .. reserved_FPGA_FMSW0_RST = 0 4031 // .. ==> 0XF8000240[12:12] = 0x00000000U 4032 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 4033 // .. reserved_FPGA_DMA3_RST = 0 4034 // .. ==> 0XF8000240[11:11] = 0x00000000U 4035 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 4036 // .. reserved_FPGA_DMA2_RST = 0 4037 // .. ==> 0XF8000240[10:10] = 0x00000000U 4038 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 4039 // .. reserved_FPGA_DMA1_RST = 0 4040 // .. ==> 0XF8000240[9:9] = 0x00000000U 4041 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 4042 // .. reserved_FPGA_DMA0_RST = 0 4043 // .. ==> 0XF8000240[8:8] = 0x00000000U 4044 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 4045 // .. reserved = 0 4046 // .. ==> 0XF8000240[7:4] = 0x00000000U 4047 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4048 // .. FPGA3_OUT_RST = 0 4049 // .. ==> 0XF8000240[3:3] = 0x00000000U 4050 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 4051 // .. FPGA2_OUT_RST = 0 4052 // .. ==> 0XF8000240[2:2] = 0x00000000U 4053 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 4054 // .. FPGA1_OUT_RST = 0 4055 // .. ==> 0XF8000240[1:1] = 0x00000000U 4056 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 4057 // .. FPGA0_OUT_RST = 0 4058 // .. ==> 0XF8000240[0:0] = 0x00000000U 4059 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 4060 // .. 4061 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U), 4062 // .. FINISH: FPGA RESETS TO 0 4063 // .. START: AFI REGISTERS 4064 // .. .. START: AFI0 REGISTERS 4065 // .. .. FINISH: AFI0 REGISTERS 4066 // .. .. START: AFI1 REGISTERS 4067 // .. .. FINISH: AFI1 REGISTERS 4068 // .. .. START: AFI2 REGISTERS 4069 // .. .. FINISH: AFI2 REGISTERS 4070 // .. .. START: AFI3 REGISTERS 4071 // .. .. FINISH: AFI3 REGISTERS 4072 // .. FINISH: AFI REGISTERS 4073 // .. START: LOCK IT BACK 4074 // .. LOCK_KEY = 0X767B 4075 // .. ==> 0XF8000004[15:0] = 0x0000767BU 4076 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 4077 // .. 4078 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 4079 // .. FINISH: LOCK IT BACK 4080 // FINISH: top 4081 // 4082 EMIT_EXIT(), 4083 4084 // 4085 }; 4086 4087 4088 unsigned long ps7_pll_init_data_2_0[] = { 4089 // START: top 4090 // .. START: SLCR SETTINGS 4091 // .. UNLOCK_KEY = 0XDF0D 4092 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 4093 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 4094 // .. 4095 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 4096 // .. FINISH: SLCR SETTINGS 4097 // .. START: PLL SLCR REGISTERS 4098 // .. .. START: ARM PLL INIT 4099 // .. .. PLL_RES = 0x2 4100 // .. .. ==> 0XF8000110[7:4] = 0x00000002U 4101 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 4102 // .. .. PLL_CP = 0x2 4103 // .. .. ==> 0XF8000110[11:8] = 0x00000002U 4104 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4105 // .. .. LOCK_CNT = 0xfa 4106 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU 4107 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U 4108 // .. .. 4109 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U), 4110 // .. .. .. START: UPDATE FB_DIV 4111 // .. .. .. PLL_FDIV = 0x28 4112 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U 4113 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U 4114 // .. .. .. 4115 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U), 4116 // .. .. .. FINISH: UPDATE FB_DIV 4117 // .. .. .. START: BY PASS PLL 4118 // .. .. .. PLL_BYPASS_FORCE = 1 4119 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U 4120 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 4121 // .. .. .. 4122 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U), 4123 // .. .. .. FINISH: BY PASS PLL 4124 // .. .. .. START: ASSERT RESET 4125 // .. .. .. PLL_RESET = 1 4126 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U 4127 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4128 // .. .. .. 4129 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U), 4130 // .. .. .. FINISH: ASSERT RESET 4131 // .. .. .. START: DEASSERT RESET 4132 // .. .. .. PLL_RESET = 0 4133 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U 4134 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4135 // .. .. .. 4136 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U), 4137 // .. .. .. FINISH: DEASSERT RESET 4138 // .. .. .. START: CHECK PLL STATUS 4139 // .. .. .. ARM_PLL_LOCK = 1 4140 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U 4141 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4142 // .. .. .. 4143 EMIT_MASKPOLL(0XF800010C, 0x00000001U), 4144 // .. .. .. FINISH: CHECK PLL STATUS 4145 // .. .. .. START: REMOVE PLL BY PASS 4146 // .. .. .. PLL_BYPASS_FORCE = 0 4147 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U 4148 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 4149 // .. .. .. 4150 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U), 4151 // .. .. .. FINISH: REMOVE PLL BY PASS 4152 // .. .. .. SRCSEL = 0x0 4153 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U 4154 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 4155 // .. .. .. DIVISOR = 0x2 4156 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U 4157 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U 4158 // .. .. .. CPU_6OR4XCLKACT = 0x1 4159 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U 4160 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 4161 // .. .. .. CPU_3OR2XCLKACT = 0x1 4162 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U 4163 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U 4164 // .. .. .. CPU_2XCLKACT = 0x1 4165 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U 4166 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 4167 // .. .. .. CPU_1XCLKACT = 0x1 4168 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U 4169 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 4170 // .. .. .. CPU_PERI_CLKACT = 0x1 4171 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U 4172 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 4173 // .. .. .. 4174 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U), 4175 // .. .. FINISH: ARM PLL INIT 4176 // .. .. START: DDR PLL INIT 4177 // .. .. PLL_RES = 0x2 4178 // .. .. ==> 0XF8000114[7:4] = 0x00000002U 4179 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 4180 // .. .. PLL_CP = 0x2 4181 // .. .. ==> 0XF8000114[11:8] = 0x00000002U 4182 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4183 // .. .. LOCK_CNT = 0x12c 4184 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU 4185 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U 4186 // .. .. 4187 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U), 4188 // .. .. .. START: UPDATE FB_DIV 4189 // .. .. .. PLL_FDIV = 0x20 4190 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U 4191 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U 4192 // .. .. .. 4193 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U), 4194 // .. .. .. FINISH: UPDATE FB_DIV 4195 // .. .. .. START: BY PASS PLL 4196 // .. .. .. PLL_BYPASS_FORCE = 1 4197 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U 4198 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 4199 // .. .. .. 4200 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U), 4201 // .. .. .. FINISH: BY PASS PLL 4202 // .. .. .. START: ASSERT RESET 4203 // .. .. .. PLL_RESET = 1 4204 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U 4205 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4206 // .. .. .. 4207 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U), 4208 // .. .. .. FINISH: ASSERT RESET 4209 // .. .. .. START: DEASSERT RESET 4210 // .. .. .. PLL_RESET = 0 4211 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U 4212 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4213 // .. .. .. 4214 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U), 4215 // .. .. .. FINISH: DEASSERT RESET 4216 // .. .. .. START: CHECK PLL STATUS 4217 // .. .. .. DDR_PLL_LOCK = 1 4218 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U 4219 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 4220 // .. .. .. 4221 EMIT_MASKPOLL(0XF800010C, 0x00000002U), 4222 // .. .. .. FINISH: CHECK PLL STATUS 4223 // .. .. .. START: REMOVE PLL BY PASS 4224 // .. .. .. PLL_BYPASS_FORCE = 0 4225 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U 4226 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 4227 // .. .. .. 4228 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U), 4229 // .. .. .. FINISH: REMOVE PLL BY PASS 4230 // .. .. .. DDR_3XCLKACT = 0x1 4231 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U 4232 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4233 // .. .. .. DDR_2XCLKACT = 0x1 4234 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U 4235 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 4236 // .. .. .. DDR_3XCLK_DIVISOR = 0x2 4237 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U 4238 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U 4239 // .. .. .. DDR_2XCLK_DIVISOR = 0x3 4240 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U 4241 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U 4242 // .. .. .. 4243 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U), 4244 // .. .. FINISH: DDR PLL INIT 4245 // .. .. START: IO PLL INIT 4246 // .. .. PLL_RES = 0xc 4247 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU 4248 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U 4249 // .. .. PLL_CP = 0x2 4250 // .. .. ==> 0XF8000118[11:8] = 0x00000002U 4251 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4252 // .. .. LOCK_CNT = 0x145 4253 // .. .. ==> 0XF8000118[21:12] = 0x00000145U 4254 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U 4255 // .. .. 4256 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U), 4257 // .. .. .. START: UPDATE FB_DIV 4258 // .. .. .. PLL_FDIV = 0x1e 4259 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU 4260 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U 4261 // .. .. .. 4262 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U), 4263 // .. .. .. FINISH: UPDATE FB_DIV 4264 // .. .. .. START: BY PASS PLL 4265 // .. .. .. PLL_BYPASS_FORCE = 1 4266 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U 4267 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 4268 // .. .. .. 4269 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U), 4270 // .. .. .. FINISH: BY PASS PLL 4271 // .. .. .. START: ASSERT RESET 4272 // .. .. .. PLL_RESET = 1 4273 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U 4274 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4275 // .. .. .. 4276 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U), 4277 // .. .. .. FINISH: ASSERT RESET 4278 // .. .. .. START: DEASSERT RESET 4279 // .. .. .. PLL_RESET = 0 4280 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U 4281 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4282 // .. .. .. 4283 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U), 4284 // .. .. .. FINISH: DEASSERT RESET 4285 // .. .. .. START: CHECK PLL STATUS 4286 // .. .. .. IO_PLL_LOCK = 1 4287 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U 4288 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 4289 // .. .. .. 4290 EMIT_MASKPOLL(0XF800010C, 0x00000004U), 4291 // .. .. .. FINISH: CHECK PLL STATUS 4292 // .. .. .. START: REMOVE PLL BY PASS 4293 // .. .. .. PLL_BYPASS_FORCE = 0 4294 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U 4295 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 4296 // .. .. .. 4297 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U), 4298 // .. .. .. FINISH: REMOVE PLL BY PASS 4299 // .. .. FINISH: IO PLL INIT 4300 // .. FINISH: PLL SLCR REGISTERS 4301 // .. START: LOCK IT BACK 4302 // .. LOCK_KEY = 0X767B 4303 // .. ==> 0XF8000004[15:0] = 0x0000767BU 4304 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 4305 // .. 4306 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 4307 // .. FINISH: LOCK IT BACK 4308 // FINISH: top 4309 // 4310 EMIT_EXIT(), 4311 4312 // 4313 }; 4314 4315 unsigned long ps7_clock_init_data_2_0[] = { 4316 // START: top 4317 // .. START: SLCR SETTINGS 4318 // .. UNLOCK_KEY = 0XDF0D 4319 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 4320 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 4321 // .. 4322 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 4323 // .. FINISH: SLCR SETTINGS 4324 // .. START: CLOCK CONTROL SLCR REGISTERS 4325 // .. CLKACT = 0x1 4326 // .. ==> 0XF8000128[0:0] = 0x00000001U 4327 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4328 // .. DIVISOR0 = 0x23 4329 // .. ==> 0XF8000128[13:8] = 0x00000023U 4330 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U 4331 // .. DIVISOR1 = 0x3 4332 // .. ==> 0XF8000128[25:20] = 0x00000003U 4333 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U 4334 // .. 4335 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U), 4336 // .. CLKACT = 0x1 4337 // .. ==> 0XF8000138[0:0] = 0x00000001U 4338 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4339 // .. SRCSEL = 0x0 4340 // .. ==> 0XF8000138[4:4] = 0x00000000U 4341 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 4342 // .. 4343 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U), 4344 // .. CLKACT = 0x1 4345 // .. ==> 0XF8000140[0:0] = 0x00000001U 4346 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4347 // .. SRCSEL = 0x0 4348 // .. ==> 0XF8000140[6:4] = 0x00000000U 4349 // .. ==> MASK : 0x00000070U VAL : 0x00000000U 4350 // .. DIVISOR = 0x8 4351 // .. ==> 0XF8000140[13:8] = 0x00000008U 4352 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U 4353 // .. DIVISOR1 = 0x1 4354 // .. ==> 0XF8000140[25:20] = 0x00000001U 4355 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4356 // .. 4357 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00100801U), 4358 // .. CLKACT = 0x1 4359 // .. ==> 0XF800014C[0:0] = 0x00000001U 4360 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4361 // .. SRCSEL = 0x0 4362 // .. ==> 0XF800014C[5:4] = 0x00000000U 4363 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4364 // .. DIVISOR = 0x5 4365 // .. ==> 0XF800014C[13:8] = 0x00000005U 4366 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 4367 // .. 4368 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U), 4369 // .. CLKACT0 = 0x1 4370 // .. ==> 0XF8000150[0:0] = 0x00000001U 4371 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4372 // .. CLKACT1 = 0x0 4373 // .. ==> 0XF8000150[1:1] = 0x00000000U 4374 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 4375 // .. SRCSEL = 0x0 4376 // .. ==> 0XF8000150[5:4] = 0x00000000U 4377 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4378 // .. DIVISOR = 0x14 4379 // .. ==> 0XF8000150[13:8] = 0x00000014U 4380 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4381 // .. 4382 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U), 4383 // .. CLKACT0 = 0x0 4384 // .. ==> 0XF8000154[0:0] = 0x00000000U 4385 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 4386 // .. CLKACT1 = 0x1 4387 // .. ==> 0XF8000154[1:1] = 0x00000001U 4388 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 4389 // .. SRCSEL = 0x0 4390 // .. ==> 0XF8000154[5:4] = 0x00000000U 4391 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4392 // .. DIVISOR = 0x14 4393 // .. ==> 0XF8000154[13:8] = 0x00000014U 4394 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4395 // .. 4396 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U), 4397 // .. CLKACT = 0x1 4398 // .. ==> 0XF8000168[0:0] = 0x00000001U 4399 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4400 // .. SRCSEL = 0x0 4401 // .. ==> 0XF8000168[5:4] = 0x00000000U 4402 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4403 // .. DIVISOR = 0x5 4404 // .. ==> 0XF8000168[13:8] = 0x00000005U 4405 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 4406 // .. 4407 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U), 4408 // .. SRCSEL = 0x0 4409 // .. ==> 0XF8000170[5:4] = 0x00000000U 4410 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4411 // .. DIVISOR0 = 0xa 4412 // .. ==> 0XF8000170[13:8] = 0x0000000AU 4413 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U 4414 // .. DIVISOR1 = 0x1 4415 // .. ==> 0XF8000170[25:20] = 0x00000001U 4416 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4417 // .. 4418 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U), 4419 // .. SRCSEL = 0x0 4420 // .. ==> 0XF8000180[5:4] = 0x00000000U 4421 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4422 // .. DIVISOR0 = 0x7 4423 // .. ==> 0XF8000180[13:8] = 0x00000007U 4424 // .. ==> MASK : 0x00003F00U VAL : 0x00000700U 4425 // .. DIVISOR1 = 0x1 4426 // .. ==> 0XF8000180[25:20] = 0x00000001U 4427 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4428 // .. 4429 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100700U), 4430 // .. SRCSEL = 0x0 4431 // .. ==> 0XF8000190[5:4] = 0x00000000U 4432 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4433 // .. DIVISOR0 = 0x14 4434 // .. ==> 0XF8000190[13:8] = 0x00000014U 4435 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4436 // .. DIVISOR1 = 0x1 4437 // .. ==> 0XF8000190[25:20] = 0x00000001U 4438 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4439 // .. 4440 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U), 4441 // .. SRCSEL = 0x0 4442 // .. ==> 0XF80001A0[5:4] = 0x00000000U 4443 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4444 // .. DIVISOR0 = 0x14 4445 // .. ==> 0XF80001A0[13:8] = 0x00000014U 4446 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4447 // .. DIVISOR1 = 0x1 4448 // .. ==> 0XF80001A0[25:20] = 0x00000001U 4449 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4450 // .. 4451 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U), 4452 // .. CLK_621_TRUE = 0x1 4453 // .. ==> 0XF80001C4[0:0] = 0x00000001U 4454 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4455 // .. 4456 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U), 4457 // .. DMA_CPU_2XCLKACT = 0x1 4458 // .. ==> 0XF800012C[0:0] = 0x00000001U 4459 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4460 // .. USB0_CPU_1XCLKACT = 0x1 4461 // .. ==> 0XF800012C[2:2] = 0x00000001U 4462 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 4463 // .. USB1_CPU_1XCLKACT = 0x1 4464 // .. ==> 0XF800012C[3:3] = 0x00000001U 4465 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 4466 // .. GEM0_CPU_1XCLKACT = 0x1 4467 // .. ==> 0XF800012C[6:6] = 0x00000001U 4468 // .. ==> MASK : 0x00000040U VAL : 0x00000040U 4469 // .. GEM1_CPU_1XCLKACT = 0x0 4470 // .. ==> 0XF800012C[7:7] = 0x00000000U 4471 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 4472 // .. SDI0_CPU_1XCLKACT = 0x1 4473 // .. ==> 0XF800012C[10:10] = 0x00000001U 4474 // .. ==> MASK : 0x00000400U VAL : 0x00000400U 4475 // .. SDI1_CPU_1XCLKACT = 0x0 4476 // .. ==> 0XF800012C[11:11] = 0x00000000U 4477 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 4478 // .. SPI0_CPU_1XCLKACT = 0x0 4479 // .. ==> 0XF800012C[14:14] = 0x00000000U 4480 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 4481 // .. SPI1_CPU_1XCLKACT = 0x0 4482 // .. ==> 0XF800012C[15:15] = 0x00000000U 4483 // .. ==> MASK : 0x00008000U VAL : 0x00000000U 4484 // .. CAN0_CPU_1XCLKACT = 0x0 4485 // .. ==> 0XF800012C[16:16] = 0x00000000U 4486 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 4487 // .. CAN1_CPU_1XCLKACT = 0x0 4488 // .. ==> 0XF800012C[17:17] = 0x00000000U 4489 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 4490 // .. I2C0_CPU_1XCLKACT = 0x1 4491 // .. ==> 0XF800012C[18:18] = 0x00000001U 4492 // .. ==> MASK : 0x00040000U VAL : 0x00040000U 4493 // .. I2C1_CPU_1XCLKACT = 0x1 4494 // .. ==> 0XF800012C[19:19] = 0x00000001U 4495 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 4496 // .. UART0_CPU_1XCLKACT = 0x0 4497 // .. ==> 0XF800012C[20:20] = 0x00000000U 4498 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 4499 // .. UART1_CPU_1XCLKACT = 0x1 4500 // .. ==> 0XF800012C[21:21] = 0x00000001U 4501 // .. ==> MASK : 0x00200000U VAL : 0x00200000U 4502 // .. GPIO_CPU_1XCLKACT = 0x1 4503 // .. ==> 0XF800012C[22:22] = 0x00000001U 4504 // .. ==> MASK : 0x00400000U VAL : 0x00400000U 4505 // .. LQSPI_CPU_1XCLKACT = 0x1 4506 // .. ==> 0XF800012C[23:23] = 0x00000001U 4507 // .. ==> MASK : 0x00800000U VAL : 0x00800000U 4508 // .. SMC_CPU_1XCLKACT = 0x1 4509 // .. ==> 0XF800012C[24:24] = 0x00000001U 4510 // .. ==> MASK : 0x01000000U VAL : 0x01000000U 4511 // .. 4512 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU), 4513 // .. FINISH: CLOCK CONTROL SLCR REGISTERS 4514 // .. START: THIS SHOULD BE BLANK 4515 // .. FINISH: THIS SHOULD BE BLANK 4516 // .. START: LOCK IT BACK 4517 // .. LOCK_KEY = 0X767B 4518 // .. ==> 0XF8000004[15:0] = 0x0000767BU 4519 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 4520 // .. 4521 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 4522 // .. FINISH: LOCK IT BACK 4523 // FINISH: top 4524 // 4525 EMIT_EXIT(), 4526 4527 // 4528 }; 4529 4530 unsigned long ps7_ddr_init_data_2_0[] = { 4531 // START: top 4532 // .. START: DDR INITIALIZATION 4533 // .. .. START: LOCK DDR 4534 // .. .. reg_ddrc_soft_rstb = 0 4535 // .. .. ==> 0XF8006000[0:0] = 0x00000000U 4536 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4537 // .. .. reg_ddrc_powerdown_en = 0x0 4538 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 4539 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4540 // .. .. reg_ddrc_data_bus_width = 0x0 4541 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 4542 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 4543 // .. .. reg_ddrc_burst8_refresh = 0x0 4544 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 4545 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 4546 // .. .. reg_ddrc_rdwr_idle_gap = 0x1 4547 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 4548 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 4549 // .. .. reg_ddrc_dis_rd_bypass = 0x0 4550 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 4551 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 4552 // .. .. reg_ddrc_dis_act_bypass = 0x0 4553 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 4554 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 4555 // .. .. reg_ddrc_dis_auto_refresh = 0x0 4556 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 4557 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 4558 // .. .. 4559 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U), 4560 // .. .. FINISH: LOCK DDR 4561 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81 4562 // .. .. ==> 0XF8006004[11:0] = 0x00000081U 4563 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U 4564 // .. .. reg_ddrc_active_ranks = 0x1 4565 // .. .. ==> 0XF8006004[13:12] = 0x00000001U 4566 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U 4567 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 4568 // .. .. ==> 0XF8006004[18:14] = 0x00000000U 4569 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U 4570 // .. .. reg_ddrc_wr_odt_block = 0x1 4571 // .. .. ==> 0XF8006004[20:19] = 0x00000001U 4572 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U 4573 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0 4574 // .. .. ==> 0XF8006004[21:21] = 0x00000000U 4575 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 4576 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0 4577 // .. .. ==> 0XF8006004[26:22] = 0x00000000U 4578 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U 4579 // .. .. reg_ddrc_addrmap_open_bank = 0x0 4580 // .. .. ==> 0XF8006004[27:27] = 0x00000000U 4581 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 4582 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0 4583 // .. .. ==> 0XF8006004[28:28] = 0x00000000U 4584 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 4585 // .. .. 4586 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U), 4587 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf 4588 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU 4589 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU 4590 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf 4591 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU 4592 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U 4593 // .. .. reg_ddrc_hpr_xact_run_length = 0xf 4594 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU 4595 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U 4596 // .. .. 4597 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU), 4598 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 4599 // .. .. ==> 0XF800600C[10:0] = 0x00000001U 4600 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 4601 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 4602 // .. .. ==> 0XF800600C[21:11] = 0x00000002U 4603 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U 4604 // .. .. reg_ddrc_lpr_xact_run_length = 0x8 4605 // .. .. ==> 0XF800600C[25:22] = 0x00000008U 4606 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U 4607 // .. .. 4608 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U), 4609 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 4610 // .. .. ==> 0XF8006010[10:0] = 0x00000001U 4611 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 4612 // .. .. reg_ddrc_w_xact_run_length = 0x8 4613 // .. .. ==> 0XF8006010[14:11] = 0x00000008U 4614 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U 4615 // .. .. reg_ddrc_w_max_starve_x32 = 0x2 4616 // .. .. ==> 0XF8006010[25:15] = 0x00000002U 4617 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U 4618 // .. .. 4619 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U), 4620 // .. .. reg_ddrc_t_rc = 0x1b 4621 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU 4622 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU 4623 // .. .. reg_ddrc_t_rfc_min = 0x56 4624 // .. .. ==> 0XF8006014[13:6] = 0x00000056U 4625 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U 4626 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 4627 // .. .. ==> 0XF8006014[20:14] = 0x00000010U 4628 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U 4629 // .. .. 4630 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU), 4631 // .. .. reg_ddrc_wr2pre = 0x12 4632 // .. .. ==> 0XF8006018[4:0] = 0x00000012U 4633 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U 4634 // .. .. reg_ddrc_powerdown_to_x32 = 0x6 4635 // .. .. ==> 0XF8006018[9:5] = 0x00000006U 4636 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U 4637 // .. .. reg_ddrc_t_faw = 0x18 4638 // .. .. ==> 0XF8006018[15:10] = 0x00000018U 4639 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00006000U 4640 // .. .. reg_ddrc_t_ras_max = 0x24 4641 // .. .. ==> 0XF8006018[21:16] = 0x00000024U 4642 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U 4643 // .. .. reg_ddrc_t_ras_min = 0x14 4644 // .. .. ==> 0XF8006018[26:22] = 0x00000014U 4645 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U 4646 // .. .. reg_ddrc_t_cke = 0x4 4647 // .. .. ==> 0XF8006018[31:28] = 0x00000004U 4648 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U 4649 // .. .. 4650 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452460D2U), 4651 // .. .. reg_ddrc_write_latency = 0x5 4652 // .. .. ==> 0XF800601C[4:0] = 0x00000005U 4653 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U 4654 // .. .. reg_ddrc_rd2wr = 0x7 4655 // .. .. ==> 0XF800601C[9:5] = 0x00000007U 4656 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U 4657 // .. .. reg_ddrc_wr2rd = 0xe 4658 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU 4659 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U 4660 // .. .. reg_ddrc_t_xp = 0x4 4661 // .. .. ==> 0XF800601C[19:15] = 0x00000004U 4662 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U 4663 // .. .. reg_ddrc_pad_pd = 0x0 4664 // .. .. ==> 0XF800601C[22:20] = 0x00000000U 4665 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U 4666 // .. .. reg_ddrc_rd2pre = 0x4 4667 // .. .. ==> 0XF800601C[27:23] = 0x00000004U 4668 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U 4669 // .. .. reg_ddrc_t_rcd = 0x7 4670 // .. .. ==> 0XF800601C[31:28] = 0x00000007U 4671 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 4672 // .. .. 4673 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U), 4674 // .. .. reg_ddrc_t_ccd = 0x4 4675 // .. .. ==> 0XF8006020[4:2] = 0x00000004U 4676 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U 4677 // .. .. reg_ddrc_t_rrd = 0x6 4678 // .. .. ==> 0XF8006020[7:5] = 0x00000006U 4679 // .. .. ==> MASK : 0x000000E0U VAL : 0x000000C0U 4680 // .. .. reg_ddrc_refresh_margin = 0x2 4681 // .. .. ==> 0XF8006020[11:8] = 0x00000002U 4682 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4683 // .. .. reg_ddrc_t_rp = 0x7 4684 // .. .. ==> 0XF8006020[15:12] = 0x00000007U 4685 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U 4686 // .. .. reg_ddrc_refresh_to_x32 = 0x8 4687 // .. .. ==> 0XF8006020[20:16] = 0x00000008U 4688 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U 4689 // .. .. reg_ddrc_sdram = 0x1 4690 // .. .. ==> 0XF8006020[21:21] = 0x00000001U 4691 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U 4692 // .. .. reg_ddrc_mobile = 0x0 4693 // .. .. ==> 0XF8006020[22:22] = 0x00000000U 4694 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 4695 // .. .. reg_ddrc_clock_stop_en = 0x0 4696 // .. .. ==> 0XF8006020[23:23] = 0x00000000U 4697 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 4698 // .. .. reg_ddrc_read_latency = 0x7 4699 // .. .. ==> 0XF8006020[28:24] = 0x00000007U 4700 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U 4701 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1 4702 // .. .. ==> 0XF8006020[29:29] = 0x00000001U 4703 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U 4704 // .. .. reg_ddrc_dis_pad_pd = 0x0 4705 // .. .. ==> 0XF8006020[30:30] = 0x00000000U 4706 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 4707 // .. .. reg_ddrc_loopback = 0x0 4708 // .. .. ==> 0XF8006020[31:31] = 0x00000000U 4709 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 4710 // .. .. 4711 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x272872D0U), 4712 // .. .. reg_ddrc_en_2t_timing_mode = 0x0 4713 // .. .. ==> 0XF8006024[0:0] = 0x00000000U 4714 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4715 // .. .. reg_ddrc_prefer_write = 0x0 4716 // .. .. ==> 0XF8006024[1:1] = 0x00000000U 4717 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4718 // .. .. reg_ddrc_max_rank_rd = 0xf 4719 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU 4720 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU 4721 // .. .. reg_ddrc_mr_wr = 0x0 4722 // .. .. ==> 0XF8006024[6:6] = 0x00000000U 4723 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 4724 // .. .. reg_ddrc_mr_addr = 0x0 4725 // .. .. ==> 0XF8006024[8:7] = 0x00000000U 4726 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U 4727 // .. .. reg_ddrc_mr_data = 0x0 4728 // .. .. ==> 0XF8006024[24:9] = 0x00000000U 4729 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U 4730 // .. .. ddrc_reg_mr_wr_busy = 0x0 4731 // .. .. ==> 0XF8006024[25:25] = 0x00000000U 4732 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 4733 // .. .. reg_ddrc_mr_type = 0x0 4734 // .. .. ==> 0XF8006024[26:26] = 0x00000000U 4735 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 4736 // .. .. reg_ddrc_mr_rdata_valid = 0x0 4737 // .. .. ==> 0XF8006024[27:27] = 0x00000000U 4738 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 4739 // .. .. 4740 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU), 4741 // .. .. reg_ddrc_final_wait_x32 = 0x7 4742 // .. .. ==> 0XF8006028[6:0] = 0x00000007U 4743 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U 4744 // .. .. reg_ddrc_pre_ocd_x32 = 0x0 4745 // .. .. ==> 0XF8006028[10:7] = 0x00000000U 4746 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U 4747 // .. .. reg_ddrc_t_mrd = 0x4 4748 // .. .. ==> 0XF8006028[13:11] = 0x00000004U 4749 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U 4750 // .. .. 4751 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U), 4752 // .. .. reg_ddrc_emr2 = 0x8 4753 // .. .. ==> 0XF800602C[15:0] = 0x00000008U 4754 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U 4755 // .. .. reg_ddrc_emr3 = 0x0 4756 // .. .. ==> 0XF800602C[31:16] = 0x00000000U 4757 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U 4758 // .. .. 4759 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U), 4760 // .. .. reg_ddrc_mr = 0x930 4761 // .. .. ==> 0XF8006030[15:0] = 0x00000930U 4762 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U 4763 // .. .. reg_ddrc_emr = 0x4 4764 // .. .. ==> 0XF8006030[31:16] = 0x00000004U 4765 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U 4766 // .. .. 4767 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U), 4768 // .. .. reg_ddrc_burst_rdwr = 0x4 4769 // .. .. ==> 0XF8006034[3:0] = 0x00000004U 4770 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U 4771 // .. .. reg_ddrc_pre_cke_x1024 = 0x105 4772 // .. .. ==> 0XF8006034[13:4] = 0x00000105U 4773 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U 4774 // .. .. reg_ddrc_post_cke_x1024 = 0x1 4775 // .. .. ==> 0XF8006034[25:16] = 0x00000001U 4776 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U 4777 // .. .. reg_ddrc_burstchop = 0x0 4778 // .. .. ==> 0XF8006034[28:28] = 0x00000000U 4779 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 4780 // .. .. 4781 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U), 4782 // .. .. reg_ddrc_force_low_pri_n = 0x0 4783 // .. .. ==> 0XF8006038[0:0] = 0x00000000U 4784 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4785 // .. .. reg_ddrc_dis_dq = 0x0 4786 // .. .. ==> 0XF8006038[1:1] = 0x00000000U 4787 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4788 // .. .. reg_phy_debug_mode = 0x0 4789 // .. .. ==> 0XF8006038[6:6] = 0x00000000U 4790 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 4791 // .. .. reg_phy_wr_level_start = 0x0 4792 // .. .. ==> 0XF8006038[7:7] = 0x00000000U 4793 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 4794 // .. .. reg_phy_rd_level_start = 0x0 4795 // .. .. ==> 0XF8006038[8:8] = 0x00000000U 4796 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 4797 // .. .. reg_phy_dq0_wait_t = 0x0 4798 // .. .. ==> 0XF8006038[12:9] = 0x00000000U 4799 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U 4800 // .. .. 4801 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U), 4802 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7 4803 // .. .. ==> 0XF800603C[3:0] = 0x00000007U 4804 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U 4805 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7 4806 // .. .. ==> 0XF800603C[7:4] = 0x00000007U 4807 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U 4808 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7 4809 // .. .. ==> 0XF800603C[11:8] = 0x00000007U 4810 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U 4811 // .. .. reg_ddrc_addrmap_col_b5 = 0x0 4812 // .. .. ==> 0XF800603C[15:12] = 0x00000000U 4813 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 4814 // .. .. reg_ddrc_addrmap_col_b6 = 0x0 4815 // .. .. ==> 0XF800603C[19:16] = 0x00000000U 4816 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 4817 // .. .. 4818 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U), 4819 // .. .. reg_ddrc_addrmap_col_b2 = 0x0 4820 // .. .. ==> 0XF8006040[3:0] = 0x00000000U 4821 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 4822 // .. .. reg_ddrc_addrmap_col_b3 = 0x0 4823 // .. .. ==> 0XF8006040[7:4] = 0x00000000U 4824 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4825 // .. .. reg_ddrc_addrmap_col_b4 = 0x0 4826 // .. .. ==> 0XF8006040[11:8] = 0x00000000U 4827 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 4828 // .. .. reg_ddrc_addrmap_col_b7 = 0x0 4829 // .. .. ==> 0XF8006040[15:12] = 0x00000000U 4830 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 4831 // .. .. reg_ddrc_addrmap_col_b8 = 0x0 4832 // .. .. ==> 0XF8006040[19:16] = 0x00000000U 4833 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 4834 // .. .. reg_ddrc_addrmap_col_b9 = 0xf 4835 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU 4836 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 4837 // .. .. reg_ddrc_addrmap_col_b10 = 0xf 4838 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU 4839 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 4840 // .. .. reg_ddrc_addrmap_col_b11 = 0xf 4841 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU 4842 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U 4843 // .. .. 4844 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U), 4845 // .. .. reg_ddrc_addrmap_row_b0 = 0x6 4846 // .. .. ==> 0XF8006044[3:0] = 0x00000006U 4847 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U 4848 // .. .. reg_ddrc_addrmap_row_b1 = 0x6 4849 // .. .. ==> 0XF8006044[7:4] = 0x00000006U 4850 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U 4851 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 4852 // .. .. ==> 0XF8006044[11:8] = 0x00000006U 4853 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U 4854 // .. .. reg_ddrc_addrmap_row_b12 = 0x6 4855 // .. .. ==> 0XF8006044[15:12] = 0x00000006U 4856 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 4857 // .. .. reg_ddrc_addrmap_row_b13 = 0x6 4858 // .. .. ==> 0XF8006044[19:16] = 0x00000006U 4859 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 4860 // .. .. reg_ddrc_addrmap_row_b14 = 0xf 4861 // .. .. ==> 0XF8006044[23:20] = 0x0000000FU 4862 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 4863 // .. .. reg_ddrc_addrmap_row_b15 = 0xf 4864 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU 4865 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 4866 // .. .. 4867 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0FF66666U), 4868 // .. .. reg_ddrc_rank0_rd_odt = 0x0 4869 // .. .. ==> 0XF8006048[2:0] = 0x00000000U 4870 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 4871 // .. .. reg_ddrc_rank0_wr_odt = 0x1 4872 // .. .. ==> 0XF8006048[5:3] = 0x00000001U 4873 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U 4874 // .. .. reg_ddrc_rank1_rd_odt = 0x1 4875 // .. .. ==> 0XF8006048[8:6] = 0x00000001U 4876 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U 4877 // .. .. reg_ddrc_rank1_wr_odt = 0x1 4878 // .. .. ==> 0XF8006048[11:9] = 0x00000001U 4879 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U 4880 // .. .. reg_phy_rd_local_odt = 0x0 4881 // .. .. ==> 0XF8006048[13:12] = 0x00000000U 4882 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U 4883 // .. .. reg_phy_wr_local_odt = 0x3 4884 // .. .. ==> 0XF8006048[15:14] = 0x00000003U 4885 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U 4886 // .. .. reg_phy_idle_local_odt = 0x3 4887 // .. .. ==> 0XF8006048[17:16] = 0x00000003U 4888 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U 4889 // .. .. reg_ddrc_rank2_rd_odt = 0x0 4890 // .. .. ==> 0XF8006048[20:18] = 0x00000000U 4891 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U 4892 // .. .. reg_ddrc_rank2_wr_odt = 0x0 4893 // .. .. ==> 0XF8006048[23:21] = 0x00000000U 4894 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U 4895 // .. .. reg_ddrc_rank3_rd_odt = 0x0 4896 // .. .. ==> 0XF8006048[26:24] = 0x00000000U 4897 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U 4898 // .. .. reg_ddrc_rank3_wr_odt = 0x0 4899 // .. .. ==> 0XF8006048[29:27] = 0x00000000U 4900 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U 4901 // .. .. 4902 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U), 4903 // .. .. reg_phy_rd_cmd_to_data = 0x0 4904 // .. .. ==> 0XF8006050[3:0] = 0x00000000U 4905 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 4906 // .. .. reg_phy_wr_cmd_to_data = 0x0 4907 // .. .. ==> 0XF8006050[7:4] = 0x00000000U 4908 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4909 // .. .. reg_phy_rdc_we_to_re_delay = 0x8 4910 // .. .. ==> 0XF8006050[11:8] = 0x00000008U 4911 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U 4912 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0 4913 // .. .. ==> 0XF8006050[15:15] = 0x00000000U 4914 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 4915 // .. .. reg_phy_use_fixed_re = 0x1 4916 // .. .. ==> 0XF8006050[16:16] = 0x00000001U 4917 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 4918 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 4919 // .. .. ==> 0XF8006050[17:17] = 0x00000000U 4920 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 4921 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 4922 // .. .. ==> 0XF8006050[18:18] = 0x00000000U 4923 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 4924 // .. .. reg_phy_clk_stall_level = 0x0 4925 // .. .. ==> 0XF8006050[19:19] = 0x00000000U 4926 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 4927 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 4928 // .. .. ==> 0XF8006050[27:24] = 0x00000007U 4929 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U 4930 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 4931 // .. .. ==> 0XF8006050[31:28] = 0x00000007U 4932 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 4933 // .. .. 4934 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U), 4935 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1 4936 // .. .. ==> 0XF8006058[7:0] = 0x00000001U 4937 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U 4938 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1 4939 // .. .. ==> 0XF8006058[15:8] = 0x00000001U 4940 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U 4941 // .. .. reg_ddrc_dis_dll_calib = 0x0 4942 // .. .. ==> 0XF8006058[16:16] = 0x00000000U 4943 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 4944 // .. .. 4945 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U), 4946 // .. .. reg_ddrc_rd_odt_delay = 0x3 4947 // .. .. ==> 0XF800605C[3:0] = 0x00000003U 4948 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U 4949 // .. .. reg_ddrc_wr_odt_delay = 0x0 4950 // .. .. ==> 0XF800605C[7:4] = 0x00000000U 4951 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4952 // .. .. reg_ddrc_rd_odt_hold = 0x0 4953 // .. .. ==> 0XF800605C[11:8] = 0x00000000U 4954 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 4955 // .. .. reg_ddrc_wr_odt_hold = 0x5 4956 // .. .. ==> 0XF800605C[15:12] = 0x00000005U 4957 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U 4958 // .. .. 4959 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U), 4960 // .. .. reg_ddrc_pageclose = 0x0 4961 // .. .. ==> 0XF8006060[0:0] = 0x00000000U 4962 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4963 // .. .. reg_ddrc_lpr_num_entries = 0x1f 4964 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU 4965 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU 4966 // .. .. reg_ddrc_auto_pre_en = 0x0 4967 // .. .. ==> 0XF8006060[7:7] = 0x00000000U 4968 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 4969 // .. .. reg_ddrc_refresh_update_level = 0x0 4970 // .. .. ==> 0XF8006060[8:8] = 0x00000000U 4971 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 4972 // .. .. reg_ddrc_dis_wc = 0x0 4973 // .. .. ==> 0XF8006060[9:9] = 0x00000000U 4974 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 4975 // .. .. reg_ddrc_dis_collision_page_opt = 0x0 4976 // .. .. ==> 0XF8006060[10:10] = 0x00000000U 4977 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 4978 // .. .. reg_ddrc_selfref_en = 0x0 4979 // .. .. ==> 0XF8006060[12:12] = 0x00000000U 4980 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U 4981 // .. .. 4982 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU), 4983 // .. .. reg_ddrc_go2critical_hysteresis = 0x0 4984 // .. .. ==> 0XF8006064[12:5] = 0x00000000U 4985 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U 4986 // .. .. reg_arb_go2critical_en = 0x1 4987 // .. .. ==> 0XF8006064[17:17] = 0x00000001U 4988 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U 4989 // .. .. 4990 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U), 4991 // .. .. reg_ddrc_wrlvl_ww = 0x41 4992 // .. .. ==> 0XF8006068[7:0] = 0x00000041U 4993 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U 4994 // .. .. reg_ddrc_rdlvl_rr = 0x41 4995 // .. .. ==> 0XF8006068[15:8] = 0x00000041U 4996 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U 4997 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28 4998 // .. .. ==> 0XF8006068[25:16] = 0x00000028U 4999 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U 5000 // .. .. 5001 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U), 5002 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 5003 // .. .. ==> 0XF800606C[7:0] = 0x00000010U 5004 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U 5005 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 5006 // .. .. ==> 0XF800606C[15:8] = 0x00000016U 5007 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U 5008 // .. .. 5009 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U), 5010 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1 5011 // .. .. ==> 0XF8006078[3:0] = 0x00000001U 5012 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U 5013 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1 5014 // .. .. ==> 0XF8006078[7:4] = 0x00000001U 5015 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U 5016 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1 5017 // .. .. ==> 0XF8006078[11:8] = 0x00000001U 5018 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U 5019 // .. .. reg_ddrc_t_cksre = 0x6 5020 // .. .. ==> 0XF8006078[15:12] = 0x00000006U 5021 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 5022 // .. .. reg_ddrc_t_cksrx = 0x6 5023 // .. .. ==> 0XF8006078[19:16] = 0x00000006U 5024 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 5025 // .. .. reg_ddrc_t_ckesr = 0x4 5026 // .. .. ==> 0XF8006078[25:20] = 0x00000004U 5027 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U 5028 // .. .. 5029 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U), 5030 // .. .. reg_ddrc_t_ckpde = 0x2 5031 // .. .. ==> 0XF800607C[3:0] = 0x00000002U 5032 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U 5033 // .. .. reg_ddrc_t_ckpdx = 0x2 5034 // .. .. ==> 0XF800607C[7:4] = 0x00000002U 5035 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 5036 // .. .. reg_ddrc_t_ckdpde = 0x2 5037 // .. .. ==> 0XF800607C[11:8] = 0x00000002U 5038 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 5039 // .. .. reg_ddrc_t_ckdpdx = 0x2 5040 // .. .. ==> 0XF800607C[15:12] = 0x00000002U 5041 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U 5042 // .. .. reg_ddrc_t_ckcsx = 0x3 5043 // .. .. ==> 0XF800607C[19:16] = 0x00000003U 5044 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U 5045 // .. .. 5046 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U), 5047 // .. .. refresh_timer0_start_value_x32 = 0x0 5048 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U 5049 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U 5050 // .. .. refresh_timer1_start_value_x32 = 0x8 5051 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U 5052 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U 5053 // .. .. 5054 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U), 5055 // .. .. reg_ddrc_dis_auto_zq = 0x0 5056 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U 5057 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5058 // .. .. reg_ddrc_ddr3 = 0x1 5059 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U 5060 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 5061 // .. .. reg_ddrc_t_mod = 0x200 5062 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U 5063 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U 5064 // .. .. reg_ddrc_t_zq_long_nop = 0x200 5065 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U 5066 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U 5067 // .. .. reg_ddrc_t_zq_short_nop = 0x40 5068 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U 5069 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U 5070 // .. .. 5071 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U), 5072 // .. .. t_zq_short_interval_x1024 = 0xcb73 5073 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U 5074 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U 5075 // .. .. dram_rstn_x1024 = 0x69 5076 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U 5077 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U 5078 // .. .. 5079 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U), 5080 // .. .. deeppowerdown_en = 0x0 5081 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U 5082 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5083 // .. .. deeppowerdown_to_x1024 = 0xff 5084 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU 5085 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU 5086 // .. .. 5087 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU), 5088 // .. .. dfi_wrlvl_max_x1024 = 0xfff 5089 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU 5090 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU 5091 // .. .. dfi_rdlvl_max_x1024 = 0xfff 5092 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU 5093 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U 5094 // .. .. ddrc_reg_twrlvl_max_error = 0x0 5095 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U 5096 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 5097 // .. .. ddrc_reg_trdlvl_max_error = 0x0 5098 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U 5099 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 5100 // .. .. reg_ddrc_dfi_wr_level_en = 0x1 5101 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U 5102 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 5103 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 5104 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U 5105 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 5106 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 5107 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U 5108 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 5109 // .. .. 5110 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU), 5111 // .. .. reg_ddrc_2t_delay = 0x0 5112 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U 5113 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U 5114 // .. .. reg_ddrc_skip_ocd = 0x1 5115 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U 5116 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U 5117 // .. .. reg_ddrc_dis_pre_bypass = 0x0 5118 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U 5119 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5120 // .. .. 5121 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U), 5122 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6 5123 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U 5124 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U 5125 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 5126 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U 5127 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U 5128 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 5129 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U 5130 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U 5131 // .. .. 5132 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U), 5133 // .. .. START: RESET ECC ERROR 5134 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 5135 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U 5136 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5137 // .. .. Clear_Correctable_DRAM_ECC_error = 1 5138 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U 5139 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 5140 // .. .. 5141 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U), 5142 // .. .. FINISH: RESET ECC ERROR 5143 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 5144 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U 5145 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5146 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0 5147 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U 5148 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5149 // .. .. 5150 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U), 5151 // .. .. CORR_ECC_LOG_VALID = 0x0 5152 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U 5153 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5154 // .. .. ECC_CORRECTED_BIT_NUM = 0x0 5155 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U 5156 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U 5157 // .. .. 5158 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U), 5159 // .. .. UNCORR_ECC_LOG_VALID = 0x0 5160 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U 5161 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5162 // .. .. 5163 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U), 5164 // .. .. STAT_NUM_CORR_ERR = 0x0 5165 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U 5166 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U 5167 // .. .. STAT_NUM_UNCORR_ERR = 0x0 5168 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U 5169 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U 5170 // .. .. 5171 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U), 5172 // .. .. reg_ddrc_ecc_mode = 0x0 5173 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U 5174 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 5175 // .. .. reg_ddrc_dis_scrub = 0x1 5176 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U 5177 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 5178 // .. .. 5179 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U), 5180 // .. .. reg_phy_dif_on = 0x0 5181 // .. .. ==> 0XF8006114[3:0] = 0x00000000U 5182 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 5183 // .. .. reg_phy_dif_off = 0x0 5184 // .. .. ==> 0XF8006114[7:4] = 0x00000000U 5185 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 5186 // .. .. 5187 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U), 5188 // .. .. reg_phy_data_slice_in_use = 0x1 5189 // .. .. ==> 0XF8006118[0:0] = 0x00000001U 5190 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5191 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5192 // .. .. ==> 0XF8006118[1:1] = 0x00000000U 5193 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5194 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5195 // .. .. ==> 0XF8006118[2:2] = 0x00000000U 5196 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5197 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5198 // .. .. ==> 0XF8006118[3:3] = 0x00000000U 5199 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5200 // .. .. reg_phy_board_lpbk_tx = 0x0 5201 // .. .. ==> 0XF8006118[4:4] = 0x00000000U 5202 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5203 // .. .. reg_phy_board_lpbk_rx = 0x0 5204 // .. .. ==> 0XF8006118[5:5] = 0x00000000U 5205 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5206 // .. .. reg_phy_bist_shift_dq = 0x0 5207 // .. .. ==> 0XF8006118[14:6] = 0x00000000U 5208 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5209 // .. .. reg_phy_bist_err_clr = 0x0 5210 // .. .. ==> 0XF8006118[23:15] = 0x00000000U 5211 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5212 // .. .. reg_phy_dq_offset = 0x40 5213 // .. .. ==> 0XF8006118[30:24] = 0x00000040U 5214 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5215 // .. .. 5216 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U), 5217 // .. .. reg_phy_data_slice_in_use = 0x1 5218 // .. .. ==> 0XF800611C[0:0] = 0x00000001U 5219 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5220 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5221 // .. .. ==> 0XF800611C[1:1] = 0x00000000U 5222 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5223 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5224 // .. .. ==> 0XF800611C[2:2] = 0x00000000U 5225 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5226 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5227 // .. .. ==> 0XF800611C[3:3] = 0x00000000U 5228 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5229 // .. .. reg_phy_board_lpbk_tx = 0x0 5230 // .. .. ==> 0XF800611C[4:4] = 0x00000000U 5231 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5232 // .. .. reg_phy_board_lpbk_rx = 0x0 5233 // .. .. ==> 0XF800611C[5:5] = 0x00000000U 5234 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5235 // .. .. reg_phy_bist_shift_dq = 0x0 5236 // .. .. ==> 0XF800611C[14:6] = 0x00000000U 5237 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5238 // .. .. reg_phy_bist_err_clr = 0x0 5239 // .. .. ==> 0XF800611C[23:15] = 0x00000000U 5240 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5241 // .. .. reg_phy_dq_offset = 0x40 5242 // .. .. ==> 0XF800611C[30:24] = 0x00000040U 5243 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5244 // .. .. 5245 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U), 5246 // .. .. reg_phy_data_slice_in_use = 0x1 5247 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 5248 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5249 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5250 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 5251 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5252 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5253 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 5254 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5255 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5256 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 5257 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5258 // .. .. reg_phy_board_lpbk_tx = 0x0 5259 // .. .. ==> 0XF8006120[4:4] = 0x00000000U 5260 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5261 // .. .. reg_phy_board_lpbk_rx = 0x0 5262 // .. .. ==> 0XF8006120[5:5] = 0x00000000U 5263 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5264 // .. .. reg_phy_bist_shift_dq = 0x0 5265 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 5266 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5267 // .. .. reg_phy_bist_err_clr = 0x0 5268 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 5269 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5270 // .. .. reg_phy_dq_offset = 0x40 5271 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 5272 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5273 // .. .. reg_phy_data_slice_in_use = 0x1 5274 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 5275 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5276 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5277 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 5278 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5279 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5280 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 5281 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5282 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5283 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 5284 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5285 // .. .. reg_phy_board_lpbk_tx = 0x0 5286 // .. .. ==> 0XF8006120[4:4] = 0x00000000U 5287 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5288 // .. .. reg_phy_board_lpbk_rx = 0x0 5289 // .. .. ==> 0XF8006120[5:5] = 0x00000000U 5290 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5291 // .. .. reg_phy_bist_shift_dq = 0x0 5292 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 5293 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5294 // .. .. reg_phy_bist_err_clr = 0x0 5295 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 5296 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5297 // .. .. reg_phy_dq_offset = 0x40 5298 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 5299 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5300 // .. .. 5301 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U), 5302 // .. .. reg_phy_data_slice_in_use = 0x1 5303 // .. .. ==> 0XF8006124[0:0] = 0x00000001U 5304 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5305 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5306 // .. .. ==> 0XF8006124[1:1] = 0x00000000U 5307 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5308 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5309 // .. .. ==> 0XF8006124[2:2] = 0x00000000U 5310 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5311 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5312 // .. .. ==> 0XF8006124[3:3] = 0x00000000U 5313 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5314 // .. .. reg_phy_board_lpbk_tx = 0x0 5315 // .. .. ==> 0XF8006124[4:4] = 0x00000000U 5316 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5317 // .. .. reg_phy_board_lpbk_rx = 0x0 5318 // .. .. ==> 0XF8006124[5:5] = 0x00000000U 5319 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5320 // .. .. reg_phy_bist_shift_dq = 0x0 5321 // .. .. ==> 0XF8006124[14:6] = 0x00000000U 5322 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5323 // .. .. reg_phy_bist_err_clr = 0x0 5324 // .. .. ==> 0XF8006124[23:15] = 0x00000000U 5325 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5326 // .. .. reg_phy_dq_offset = 0x40 5327 // .. .. ==> 0XF8006124[30:24] = 0x00000040U 5328 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5329 // .. .. 5330 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U), 5331 // .. .. reg_phy_wrlvl_init_ratio = 0x3 5332 // .. .. ==> 0XF800612C[9:0] = 0x00000003U 5333 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U 5334 // .. .. reg_phy_gatelvl_init_ratio = 0xcf 5335 // .. .. ==> 0XF800612C[19:10] = 0x000000CFU 5336 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00033C00U 5337 // .. .. 5338 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x00033C03U), 5339 // .. .. reg_phy_wrlvl_init_ratio = 0x3 5340 // .. .. ==> 0XF8006130[9:0] = 0x00000003U 5341 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U 5342 // .. .. reg_phy_gatelvl_init_ratio = 0xd0 5343 // .. .. ==> 0XF8006130[19:10] = 0x000000D0U 5344 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00034000U 5345 // .. .. 5346 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00034003U), 5347 // .. .. reg_phy_wrlvl_init_ratio = 0x0 5348 // .. .. ==> 0XF8006134[9:0] = 0x00000000U 5349 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U 5350 // .. .. reg_phy_gatelvl_init_ratio = 0xbd 5351 // .. .. ==> 0XF8006134[19:10] = 0x000000BDU 5352 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002F400U 5353 // .. .. 5354 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0002F400U), 5355 // .. .. reg_phy_wrlvl_init_ratio = 0x0 5356 // .. .. ==> 0XF8006138[9:0] = 0x00000000U 5357 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U 5358 // .. .. reg_phy_gatelvl_init_ratio = 0xc1 5359 // .. .. ==> 0XF8006138[19:10] = 0x000000C1U 5360 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00030400U 5361 // .. .. 5362 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x00030400U), 5363 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5364 // .. .. ==> 0XF8006140[9:0] = 0x00000035U 5365 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5366 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5367 // .. .. ==> 0XF8006140[10:10] = 0x00000000U 5368 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5369 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5370 // .. .. ==> 0XF8006140[19:11] = 0x00000000U 5371 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5372 // .. .. 5373 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U), 5374 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5375 // .. .. ==> 0XF8006144[9:0] = 0x00000035U 5376 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5377 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5378 // .. .. ==> 0XF8006144[10:10] = 0x00000000U 5379 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5380 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5381 // .. .. ==> 0XF8006144[19:11] = 0x00000000U 5382 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5383 // .. .. 5384 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U), 5385 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5386 // .. .. ==> 0XF8006148[9:0] = 0x00000035U 5387 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5388 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5389 // .. .. ==> 0XF8006148[10:10] = 0x00000000U 5390 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5391 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5392 // .. .. ==> 0XF8006148[19:11] = 0x00000000U 5393 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5394 // .. .. 5395 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U), 5396 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5397 // .. .. ==> 0XF800614C[9:0] = 0x00000035U 5398 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5399 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5400 // .. .. ==> 0XF800614C[10:10] = 0x00000000U 5401 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5402 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5403 // .. .. ==> 0XF800614C[19:11] = 0x00000000U 5404 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5405 // .. .. 5406 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U), 5407 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83 5408 // .. .. ==> 0XF8006154[9:0] = 0x00000083U 5409 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U 5410 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5411 // .. .. ==> 0XF8006154[10:10] = 0x00000000U 5412 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5413 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5414 // .. .. ==> 0XF8006154[19:11] = 0x00000000U 5415 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5416 // .. .. 5417 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x00000083U), 5418 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83 5419 // .. .. ==> 0XF8006158[9:0] = 0x00000083U 5420 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U 5421 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5422 // .. .. ==> 0XF8006158[10:10] = 0x00000000U 5423 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5424 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5425 // .. .. ==> 0XF8006158[19:11] = 0x00000000U 5426 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5427 // .. .. 5428 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000083U), 5429 // .. .. reg_phy_wr_dqs_slave_ratio = 0x7f 5430 // .. .. ==> 0XF800615C[9:0] = 0x0000007FU 5431 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000007FU 5432 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5433 // .. .. ==> 0XF800615C[10:10] = 0x00000000U 5434 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5435 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5436 // .. .. ==> 0XF800615C[19:11] = 0x00000000U 5437 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5438 // .. .. 5439 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000007FU), 5440 // .. .. reg_phy_wr_dqs_slave_ratio = 0x78 5441 // .. .. ==> 0XF8006160[9:0] = 0x00000078U 5442 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000078U 5443 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5444 // .. .. ==> 0XF8006160[10:10] = 0x00000000U 5445 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5446 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5447 // .. .. ==> 0XF8006160[19:11] = 0x00000000U 5448 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5449 // .. .. 5450 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x00000078U), 5451 // .. .. reg_phy_fifo_we_slave_ratio = 0x124 5452 // .. .. ==> 0XF8006168[10:0] = 0x00000124U 5453 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000124U 5454 // .. .. reg_phy_fifo_we_in_force = 0x0 5455 // .. .. ==> 0XF8006168[11:11] = 0x00000000U 5456 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5457 // .. .. reg_phy_fifo_we_in_delay = 0x0 5458 // .. .. ==> 0XF8006168[20:12] = 0x00000000U 5459 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5460 // .. .. 5461 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000124U), 5462 // .. .. reg_phy_fifo_we_slave_ratio = 0x125 5463 // .. .. ==> 0XF800616C[10:0] = 0x00000125U 5464 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000125U 5465 // .. .. reg_phy_fifo_we_in_force = 0x0 5466 // .. .. ==> 0XF800616C[11:11] = 0x00000000U 5467 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5468 // .. .. reg_phy_fifo_we_in_delay = 0x0 5469 // .. .. ==> 0XF800616C[20:12] = 0x00000000U 5470 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5471 // .. .. 5472 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000125U), 5473 // .. .. reg_phy_fifo_we_slave_ratio = 0x112 5474 // .. .. ==> 0XF8006170[10:0] = 0x00000112U 5475 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000112U 5476 // .. .. reg_phy_fifo_we_in_force = 0x0 5477 // .. .. ==> 0XF8006170[11:11] = 0x00000000U 5478 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5479 // .. .. reg_phy_fifo_we_in_delay = 0x0 5480 // .. .. ==> 0XF8006170[20:12] = 0x00000000U 5481 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5482 // .. .. 5483 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000112U), 5484 // .. .. reg_phy_fifo_we_slave_ratio = 0x116 5485 // .. .. ==> 0XF8006174[10:0] = 0x00000116U 5486 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000116U 5487 // .. .. reg_phy_fifo_we_in_force = 0x0 5488 // .. .. ==> 0XF8006174[11:11] = 0x00000000U 5489 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5490 // .. .. reg_phy_fifo_we_in_delay = 0x0 5491 // .. .. ==> 0XF8006174[20:12] = 0x00000000U 5492 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5493 // .. .. 5494 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000116U), 5495 // .. .. reg_phy_wr_data_slave_ratio = 0xc3 5496 // .. .. ==> 0XF800617C[9:0] = 0x000000C3U 5497 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U 5498 // .. .. reg_phy_wr_data_slave_force = 0x0 5499 // .. .. ==> 0XF800617C[10:10] = 0x00000000U 5500 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5501 // .. .. reg_phy_wr_data_slave_delay = 0x0 5502 // .. .. ==> 0XF800617C[19:11] = 0x00000000U 5503 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5504 // .. .. 5505 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000C3U), 5506 // .. .. reg_phy_wr_data_slave_ratio = 0xc3 5507 // .. .. ==> 0XF8006180[9:0] = 0x000000C3U 5508 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U 5509 // .. .. reg_phy_wr_data_slave_force = 0x0 5510 // .. .. ==> 0XF8006180[10:10] = 0x00000000U 5511 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5512 // .. .. reg_phy_wr_data_slave_delay = 0x0 5513 // .. .. ==> 0XF8006180[19:11] = 0x00000000U 5514 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5515 // .. .. 5516 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000C3U), 5517 // .. .. reg_phy_wr_data_slave_ratio = 0xbf 5518 // .. .. ==> 0XF8006184[9:0] = 0x000000BFU 5519 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000BFU 5520 // .. .. reg_phy_wr_data_slave_force = 0x0 5521 // .. .. ==> 0XF8006184[10:10] = 0x00000000U 5522 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5523 // .. .. reg_phy_wr_data_slave_delay = 0x0 5524 // .. .. ==> 0XF8006184[19:11] = 0x00000000U 5525 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5526 // .. .. 5527 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000BFU), 5528 // .. .. reg_phy_wr_data_slave_ratio = 0xb8 5529 // .. .. ==> 0XF8006188[9:0] = 0x000000B8U 5530 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B8U 5531 // .. .. reg_phy_wr_data_slave_force = 0x0 5532 // .. .. ==> 0XF8006188[10:10] = 0x00000000U 5533 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5534 // .. .. reg_phy_wr_data_slave_delay = 0x0 5535 // .. .. ==> 0XF8006188[19:11] = 0x00000000U 5536 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5537 // .. .. 5538 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000B8U), 5539 // .. .. reg_phy_loopback = 0x0 5540 // .. .. ==> 0XF8006190[0:0] = 0x00000000U 5541 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5542 // .. .. reg_phy_bl2 = 0x0 5543 // .. .. ==> 0XF8006190[1:1] = 0x00000000U 5544 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5545 // .. .. reg_phy_at_spd_atpg = 0x0 5546 // .. .. ==> 0XF8006190[2:2] = 0x00000000U 5547 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5548 // .. .. reg_phy_bist_enable = 0x0 5549 // .. .. ==> 0XF8006190[3:3] = 0x00000000U 5550 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5551 // .. .. reg_phy_bist_force_err = 0x0 5552 // .. .. ==> 0XF8006190[4:4] = 0x00000000U 5553 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5554 // .. .. reg_phy_bist_mode = 0x0 5555 // .. .. ==> 0XF8006190[6:5] = 0x00000000U 5556 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U 5557 // .. .. reg_phy_invert_clkout = 0x1 5558 // .. .. ==> 0XF8006190[7:7] = 0x00000001U 5559 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U 5560 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0 5561 // .. .. ==> 0XF8006190[8:8] = 0x00000000U 5562 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 5563 // .. .. reg_phy_sel_logic = 0x0 5564 // .. .. ==> 0XF8006190[9:9] = 0x00000000U 5565 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 5566 // .. .. reg_phy_ctrl_slave_ratio = 0x100 5567 // .. .. ==> 0XF8006190[19:10] = 0x00000100U 5568 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U 5569 // .. .. reg_phy_ctrl_slave_force = 0x0 5570 // .. .. ==> 0XF8006190[20:20] = 0x00000000U 5571 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 5572 // .. .. reg_phy_ctrl_slave_delay = 0x0 5573 // .. .. ==> 0XF8006190[27:21] = 0x00000000U 5574 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U 5575 // .. .. reg_phy_use_rank0_delays = 0x1 5576 // .. .. ==> 0XF8006190[28:28] = 0x00000001U 5577 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 5578 // .. .. reg_phy_lpddr = 0x0 5579 // .. .. ==> 0XF8006190[29:29] = 0x00000000U 5580 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U 5581 // .. .. reg_phy_cmd_latency = 0x0 5582 // .. .. ==> 0XF8006190[30:30] = 0x00000000U 5583 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 5584 // .. .. reg_phy_int_lpbk = 0x0 5585 // .. .. ==> 0XF8006190[31:31] = 0x00000000U 5586 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 5587 // .. .. 5588 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U), 5589 // .. .. reg_phy_wr_rl_delay = 0x2 5590 // .. .. ==> 0XF8006194[4:0] = 0x00000002U 5591 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U 5592 // .. .. reg_phy_rd_rl_delay = 0x4 5593 // .. .. ==> 0XF8006194[9:5] = 0x00000004U 5594 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U 5595 // .. .. reg_phy_dll_lock_diff = 0xf 5596 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU 5597 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U 5598 // .. .. reg_phy_use_wr_level = 0x1 5599 // .. .. ==> 0XF8006194[14:14] = 0x00000001U 5600 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 5601 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1 5602 // .. .. ==> 0XF8006194[15:15] = 0x00000001U 5603 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U 5604 // .. .. reg_phy_use_rd_data_eye_level = 0x1 5605 // .. .. ==> 0XF8006194[16:16] = 0x00000001U 5606 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 5607 // .. .. reg_phy_dis_calib_rst = 0x0 5608 // .. .. ==> 0XF8006194[17:17] = 0x00000000U 5609 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5610 // .. .. reg_phy_ctrl_slave_delay = 0x0 5611 // .. .. ==> 0XF8006194[19:18] = 0x00000000U 5612 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U 5613 // .. .. 5614 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U), 5615 // .. .. reg_arb_page_addr_mask = 0x0 5616 // .. .. ==> 0XF8006204[31:0] = 0x00000000U 5617 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 5618 // .. .. 5619 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U), 5620 // .. .. reg_arb_pri_wr_portn = 0x3ff 5621 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU 5622 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5623 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5624 // .. .. ==> 0XF8006208[16:16] = 0x00000000U 5625 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5626 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5627 // .. .. ==> 0XF8006208[17:17] = 0x00000000U 5628 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5629 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5630 // .. .. ==> 0XF8006208[18:18] = 0x00000000U 5631 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5632 // .. .. reg_arb_dis_rmw_portn = 0x1 5633 // .. .. ==> 0XF8006208[19:19] = 0x00000001U 5634 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5635 // .. .. 5636 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU), 5637 // .. .. reg_arb_pri_wr_portn = 0x3ff 5638 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU 5639 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5640 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5641 // .. .. ==> 0XF800620C[16:16] = 0x00000000U 5642 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5643 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5644 // .. .. ==> 0XF800620C[17:17] = 0x00000000U 5645 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5646 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5647 // .. .. ==> 0XF800620C[18:18] = 0x00000000U 5648 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5649 // .. .. reg_arb_dis_rmw_portn = 0x1 5650 // .. .. ==> 0XF800620C[19:19] = 0x00000001U 5651 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5652 // .. .. 5653 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU), 5654 // .. .. reg_arb_pri_wr_portn = 0x3ff 5655 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU 5656 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5657 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5658 // .. .. ==> 0XF8006210[16:16] = 0x00000000U 5659 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5660 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5661 // .. .. ==> 0XF8006210[17:17] = 0x00000000U 5662 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5663 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5664 // .. .. ==> 0XF8006210[18:18] = 0x00000000U 5665 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5666 // .. .. reg_arb_dis_rmw_portn = 0x1 5667 // .. .. ==> 0XF8006210[19:19] = 0x00000001U 5668 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5669 // .. .. 5670 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU), 5671 // .. .. reg_arb_pri_wr_portn = 0x3ff 5672 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU 5673 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5674 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5675 // .. .. ==> 0XF8006214[16:16] = 0x00000000U 5676 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5677 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5678 // .. .. ==> 0XF8006214[17:17] = 0x00000000U 5679 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5680 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5681 // .. .. ==> 0XF8006214[18:18] = 0x00000000U 5682 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5683 // .. .. reg_arb_dis_rmw_portn = 0x1 5684 // .. .. ==> 0XF8006214[19:19] = 0x00000001U 5685 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5686 // .. .. 5687 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU), 5688 // .. .. reg_arb_pri_rd_portn = 0x3ff 5689 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU 5690 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5691 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5692 // .. .. ==> 0XF8006218[16:16] = 0x00000000U 5693 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5694 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5695 // .. .. ==> 0XF8006218[17:17] = 0x00000000U 5696 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5697 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5698 // .. .. ==> 0XF8006218[18:18] = 0x00000000U 5699 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5700 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5701 // .. .. ==> 0XF8006218[19:19] = 0x00000000U 5702 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5703 // .. .. 5704 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU), 5705 // .. .. reg_arb_pri_rd_portn = 0x3ff 5706 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU 5707 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5708 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5709 // .. .. ==> 0XF800621C[16:16] = 0x00000000U 5710 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5711 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5712 // .. .. ==> 0XF800621C[17:17] = 0x00000000U 5713 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5714 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5715 // .. .. ==> 0XF800621C[18:18] = 0x00000000U 5716 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5717 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5718 // .. .. ==> 0XF800621C[19:19] = 0x00000000U 5719 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5720 // .. .. 5721 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU), 5722 // .. .. reg_arb_pri_rd_portn = 0x3ff 5723 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU 5724 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5725 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5726 // .. .. ==> 0XF8006220[16:16] = 0x00000000U 5727 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5728 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5729 // .. .. ==> 0XF8006220[17:17] = 0x00000000U 5730 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5731 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5732 // .. .. ==> 0XF8006220[18:18] = 0x00000000U 5733 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5734 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5735 // .. .. ==> 0XF8006220[19:19] = 0x00000000U 5736 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5737 // .. .. 5738 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU), 5739 // .. .. reg_arb_pri_rd_portn = 0x3ff 5740 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU 5741 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5742 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5743 // .. .. ==> 0XF8006224[16:16] = 0x00000000U 5744 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5745 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5746 // .. .. ==> 0XF8006224[17:17] = 0x00000000U 5747 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5748 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5749 // .. .. ==> 0XF8006224[18:18] = 0x00000000U 5750 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5751 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5752 // .. .. ==> 0XF8006224[19:19] = 0x00000000U 5753 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5754 // .. .. 5755 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU), 5756 // .. .. reg_ddrc_lpddr2 = 0x0 5757 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U 5758 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5759 // .. .. reg_ddrc_per_bank_refresh = 0x0 5760 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U 5761 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5762 // .. .. reg_ddrc_derate_enable = 0x0 5763 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U 5764 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5765 // .. .. reg_ddrc_mr4_margin = 0x0 5766 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U 5767 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U 5768 // .. .. 5769 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U), 5770 // .. .. reg_ddrc_mr4_read_interval = 0x0 5771 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U 5772 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 5773 // .. .. 5774 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U), 5775 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5 5776 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U 5777 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 5778 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12 5779 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U 5780 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U 5781 // .. .. reg_ddrc_t_mrw = 0x5 5782 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U 5783 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U 5784 // .. .. 5785 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U), 5786 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8 5787 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U 5788 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U 5789 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12 5790 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U 5791 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U 5792 // .. .. 5793 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U), 5794 // .. .. START: POLL ON DCI STATUS 5795 // .. .. DONE = 1 5796 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U 5797 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U 5798 // .. .. 5799 EMIT_MASKPOLL(0XF8000B74, 0x00002000U), 5800 // .. .. FINISH: POLL ON DCI STATUS 5801 // .. .. START: UNLOCK DDR 5802 // .. .. reg_ddrc_soft_rstb = 0x1 5803 // .. .. ==> 0XF8006000[0:0] = 0x00000001U 5804 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5805 // .. .. reg_ddrc_powerdown_en = 0x0 5806 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 5807 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5808 // .. .. reg_ddrc_data_bus_width = 0x0 5809 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 5810 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 5811 // .. .. reg_ddrc_burst8_refresh = 0x0 5812 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 5813 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 5814 // .. .. reg_ddrc_rdwr_idle_gap = 1 5815 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 5816 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 5817 // .. .. reg_ddrc_dis_rd_bypass = 0x0 5818 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 5819 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 5820 // .. .. reg_ddrc_dis_act_bypass = 0x0 5821 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 5822 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 5823 // .. .. reg_ddrc_dis_auto_refresh = 0x0 5824 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 5825 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5826 // .. .. 5827 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U), 5828 // .. .. FINISH: UNLOCK DDR 5829 // .. .. START: CHECK DDR STATUS 5830 // .. .. ddrc_reg_operating_mode = 1 5831 // .. .. ==> 0XF8006054[2:0] = 0x00000001U 5832 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U 5833 // .. .. 5834 EMIT_MASKPOLL(0XF8006054, 0x00000007U), 5835 // .. .. FINISH: CHECK DDR STATUS 5836 // .. FINISH: DDR INITIALIZATION 5837 // FINISH: top 5838 // 5839 EMIT_EXIT(), 5840 5841 // 5842 }; 5843 5844 unsigned long ps7_mio_init_data_2_0[] = { 5845 // START: top 5846 // .. START: SLCR SETTINGS 5847 // .. UNLOCK_KEY = 0XDF0D 5848 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 5849 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 5850 // .. 5851 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 5852 // .. FINISH: SLCR SETTINGS 5853 // .. START: OCM REMAPPING 5854 // .. FINISH: OCM REMAPPING 5855 // .. START: DDRIOB SETTINGS 5856 // .. INP_POWER = 0x0 5857 // .. ==> 0XF8000B40[0:0] = 0x00000000U 5858 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5859 // .. INP_TYPE = 0x0 5860 // .. ==> 0XF8000B40[2:1] = 0x00000000U 5861 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 5862 // .. DCI_UPDATE = 0x0 5863 // .. ==> 0XF8000B40[3:3] = 0x00000000U 5864 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5865 // .. TERM_EN = 0x0 5866 // .. ==> 0XF8000B40[4:4] = 0x00000000U 5867 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 5868 // .. DCR_TYPE = 0x0 5869 // .. ==> 0XF8000B40[6:5] = 0x00000000U 5870 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 5871 // .. IBUF_DISABLE_MODE = 0x0 5872 // .. ==> 0XF8000B40[7:7] = 0x00000000U 5873 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5874 // .. TERM_DISABLE_MODE = 0x0 5875 // .. ==> 0XF8000B40[8:8] = 0x00000000U 5876 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5877 // .. OUTPUT_EN = 0x3 5878 // .. ==> 0XF8000B40[10:9] = 0x00000003U 5879 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5880 // .. PULLUP_EN = 0x0 5881 // .. ==> 0XF8000B40[11:11] = 0x00000000U 5882 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5883 // .. 5884 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U), 5885 // .. INP_POWER = 0x0 5886 // .. ==> 0XF8000B44[0:0] = 0x00000000U 5887 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5888 // .. INP_TYPE = 0x0 5889 // .. ==> 0XF8000B44[2:1] = 0x00000000U 5890 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 5891 // .. DCI_UPDATE = 0x0 5892 // .. ==> 0XF8000B44[3:3] = 0x00000000U 5893 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5894 // .. TERM_EN = 0x0 5895 // .. ==> 0XF8000B44[4:4] = 0x00000000U 5896 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 5897 // .. DCR_TYPE = 0x0 5898 // .. ==> 0XF8000B44[6:5] = 0x00000000U 5899 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 5900 // .. IBUF_DISABLE_MODE = 0x0 5901 // .. ==> 0XF8000B44[7:7] = 0x00000000U 5902 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5903 // .. TERM_DISABLE_MODE = 0x0 5904 // .. ==> 0XF8000B44[8:8] = 0x00000000U 5905 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5906 // .. OUTPUT_EN = 0x3 5907 // .. ==> 0XF8000B44[10:9] = 0x00000003U 5908 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5909 // .. PULLUP_EN = 0x0 5910 // .. ==> 0XF8000B44[11:11] = 0x00000000U 5911 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5912 // .. 5913 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U), 5914 // .. INP_POWER = 0x0 5915 // .. ==> 0XF8000B48[0:0] = 0x00000000U 5916 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5917 // .. INP_TYPE = 0x1 5918 // .. ==> 0XF8000B48[2:1] = 0x00000001U 5919 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 5920 // .. DCI_UPDATE = 0x0 5921 // .. ==> 0XF8000B48[3:3] = 0x00000000U 5922 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5923 // .. TERM_EN = 0x1 5924 // .. ==> 0XF8000B48[4:4] = 0x00000001U 5925 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 5926 // .. DCR_TYPE = 0x3 5927 // .. ==> 0XF8000B48[6:5] = 0x00000003U 5928 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 5929 // .. IBUF_DISABLE_MODE = 0 5930 // .. ==> 0XF8000B48[7:7] = 0x00000000U 5931 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5932 // .. TERM_DISABLE_MODE = 0 5933 // .. ==> 0XF8000B48[8:8] = 0x00000000U 5934 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5935 // .. OUTPUT_EN = 0x3 5936 // .. ==> 0XF8000B48[10:9] = 0x00000003U 5937 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5938 // .. PULLUP_EN = 0x0 5939 // .. ==> 0XF8000B48[11:11] = 0x00000000U 5940 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5941 // .. 5942 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U), 5943 // .. INP_POWER = 0x0 5944 // .. ==> 0XF8000B4C[0:0] = 0x00000000U 5945 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5946 // .. INP_TYPE = 0x1 5947 // .. ==> 0XF8000B4C[2:1] = 0x00000001U 5948 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 5949 // .. DCI_UPDATE = 0x0 5950 // .. ==> 0XF8000B4C[3:3] = 0x00000000U 5951 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5952 // .. TERM_EN = 0x1 5953 // .. ==> 0XF8000B4C[4:4] = 0x00000001U 5954 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 5955 // .. DCR_TYPE = 0x3 5956 // .. ==> 0XF8000B4C[6:5] = 0x00000003U 5957 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 5958 // .. IBUF_DISABLE_MODE = 0 5959 // .. ==> 0XF8000B4C[7:7] = 0x00000000U 5960 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5961 // .. TERM_DISABLE_MODE = 0 5962 // .. ==> 0XF8000B4C[8:8] = 0x00000000U 5963 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5964 // .. OUTPUT_EN = 0x3 5965 // .. ==> 0XF8000B4C[10:9] = 0x00000003U 5966 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5967 // .. PULLUP_EN = 0x0 5968 // .. ==> 0XF8000B4C[11:11] = 0x00000000U 5969 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5970 // .. 5971 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U), 5972 // .. INP_POWER = 0x0 5973 // .. ==> 0XF8000B50[0:0] = 0x00000000U 5974 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5975 // .. INP_TYPE = 0x2 5976 // .. ==> 0XF8000B50[2:1] = 0x00000002U 5977 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 5978 // .. DCI_UPDATE = 0x0 5979 // .. ==> 0XF8000B50[3:3] = 0x00000000U 5980 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5981 // .. TERM_EN = 0x1 5982 // .. ==> 0XF8000B50[4:4] = 0x00000001U 5983 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 5984 // .. DCR_TYPE = 0x3 5985 // .. ==> 0XF8000B50[6:5] = 0x00000003U 5986 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 5987 // .. IBUF_DISABLE_MODE = 0 5988 // .. ==> 0XF8000B50[7:7] = 0x00000000U 5989 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5990 // .. TERM_DISABLE_MODE = 0 5991 // .. ==> 0XF8000B50[8:8] = 0x00000000U 5992 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5993 // .. OUTPUT_EN = 0x3 5994 // .. ==> 0XF8000B50[10:9] = 0x00000003U 5995 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5996 // .. PULLUP_EN = 0x0 5997 // .. ==> 0XF8000B50[11:11] = 0x00000000U 5998 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5999 // .. 6000 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U), 6001 // .. INP_POWER = 0x0 6002 // .. ==> 0XF8000B54[0:0] = 0x00000000U 6003 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6004 // .. INP_TYPE = 0x2 6005 // .. ==> 0XF8000B54[2:1] = 0x00000002U 6006 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 6007 // .. DCI_UPDATE = 0x0 6008 // .. ==> 0XF8000B54[3:3] = 0x00000000U 6009 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6010 // .. TERM_EN = 0x1 6011 // .. ==> 0XF8000B54[4:4] = 0x00000001U 6012 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 6013 // .. DCR_TYPE = 0x3 6014 // .. ==> 0XF8000B54[6:5] = 0x00000003U 6015 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 6016 // .. IBUF_DISABLE_MODE = 0 6017 // .. ==> 0XF8000B54[7:7] = 0x00000000U 6018 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6019 // .. TERM_DISABLE_MODE = 0 6020 // .. ==> 0XF8000B54[8:8] = 0x00000000U 6021 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6022 // .. OUTPUT_EN = 0x3 6023 // .. ==> 0XF8000B54[10:9] = 0x00000003U 6024 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6025 // .. PULLUP_EN = 0x0 6026 // .. ==> 0XF8000B54[11:11] = 0x00000000U 6027 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6028 // .. 6029 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U), 6030 // .. INP_POWER = 0x0 6031 // .. ==> 0XF8000B58[0:0] = 0x00000000U 6032 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6033 // .. INP_TYPE = 0x0 6034 // .. ==> 0XF8000B58[2:1] = 0x00000000U 6035 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 6036 // .. DCI_UPDATE = 0x0 6037 // .. ==> 0XF8000B58[3:3] = 0x00000000U 6038 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6039 // .. TERM_EN = 0x0 6040 // .. ==> 0XF8000B58[4:4] = 0x00000000U 6041 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 6042 // .. DCR_TYPE = 0x0 6043 // .. ==> 0XF8000B58[6:5] = 0x00000000U 6044 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 6045 // .. IBUF_DISABLE_MODE = 0x0 6046 // .. ==> 0XF8000B58[7:7] = 0x00000000U 6047 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6048 // .. TERM_DISABLE_MODE = 0x0 6049 // .. ==> 0XF8000B58[8:8] = 0x00000000U 6050 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6051 // .. OUTPUT_EN = 0x3 6052 // .. ==> 0XF8000B58[10:9] = 0x00000003U 6053 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6054 // .. PULLUP_EN = 0x0 6055 // .. ==> 0XF8000B58[11:11] = 0x00000000U 6056 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6057 // .. 6058 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U), 6059 // .. DRIVE_P = 0x1c 6060 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU 6061 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6062 // .. DRIVE_N = 0xc 6063 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU 6064 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6065 // .. SLEW_P = 0x3 6066 // .. ==> 0XF8000B5C[18:14] = 0x00000003U 6067 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U 6068 // .. SLEW_N = 0x3 6069 // .. ==> 0XF8000B5C[23:19] = 0x00000003U 6070 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U 6071 // .. GTL = 0x0 6072 // .. ==> 0XF8000B5C[26:24] = 0x00000000U 6073 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6074 // .. RTERM = 0x0 6075 // .. ==> 0XF8000B5C[31:27] = 0x00000000U 6076 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6077 // .. 6078 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU), 6079 // .. DRIVE_P = 0x1c 6080 // .. ==> 0XF8000B60[6:0] = 0x0000001CU 6081 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6082 // .. DRIVE_N = 0xc 6083 // .. ==> 0XF8000B60[13:7] = 0x0000000CU 6084 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6085 // .. SLEW_P = 0x6 6086 // .. ==> 0XF8000B60[18:14] = 0x00000006U 6087 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 6088 // .. SLEW_N = 0x1f 6089 // .. ==> 0XF8000B60[23:19] = 0x0000001FU 6090 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 6091 // .. GTL = 0x0 6092 // .. ==> 0XF8000B60[26:24] = 0x00000000U 6093 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6094 // .. RTERM = 0x0 6095 // .. ==> 0XF8000B60[31:27] = 0x00000000U 6096 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6097 // .. 6098 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU), 6099 // .. DRIVE_P = 0x1c 6100 // .. ==> 0XF8000B64[6:0] = 0x0000001CU 6101 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6102 // .. DRIVE_N = 0xc 6103 // .. ==> 0XF8000B64[13:7] = 0x0000000CU 6104 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6105 // .. SLEW_P = 0x6 6106 // .. ==> 0XF8000B64[18:14] = 0x00000006U 6107 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 6108 // .. SLEW_N = 0x1f 6109 // .. ==> 0XF8000B64[23:19] = 0x0000001FU 6110 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 6111 // .. GTL = 0x0 6112 // .. ==> 0XF8000B64[26:24] = 0x00000000U 6113 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6114 // .. RTERM = 0x0 6115 // .. ==> 0XF8000B64[31:27] = 0x00000000U 6116 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6117 // .. 6118 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU), 6119 // .. DRIVE_P = 0x1c 6120 // .. ==> 0XF8000B68[6:0] = 0x0000001CU 6121 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6122 // .. DRIVE_N = 0xc 6123 // .. ==> 0XF8000B68[13:7] = 0x0000000CU 6124 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6125 // .. SLEW_P = 0x6 6126 // .. ==> 0XF8000B68[18:14] = 0x00000006U 6127 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 6128 // .. SLEW_N = 0x1f 6129 // .. ==> 0XF8000B68[23:19] = 0x0000001FU 6130 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 6131 // .. GTL = 0x0 6132 // .. ==> 0XF8000B68[26:24] = 0x00000000U 6133 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6134 // .. RTERM = 0x0 6135 // .. ==> 0XF8000B68[31:27] = 0x00000000U 6136 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6137 // .. 6138 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU), 6139 // .. VREF_INT_EN = 0x1 6140 // .. ==> 0XF8000B6C[0:0] = 0x00000001U 6141 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6142 // .. VREF_SEL = 0x4 6143 // .. ==> 0XF8000B6C[4:1] = 0x00000004U 6144 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U 6145 // .. VREF_EXT_EN = 0x0 6146 // .. ==> 0XF8000B6C[6:5] = 0x00000000U 6147 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 6148 // .. VREF_PULLUP_EN = 0x0 6149 // .. ==> 0XF8000B6C[8:7] = 0x00000000U 6150 // .. ==> MASK : 0x00000180U VAL : 0x00000000U 6151 // .. REFIO_EN = 0x1 6152 // .. ==> 0XF8000B6C[9:9] = 0x00000001U 6153 // .. ==> MASK : 0x00000200U VAL : 0x00000200U 6154 // .. REFIO_TEST = 0x3 6155 // .. ==> 0XF8000B6C[11:10] = 0x00000003U 6156 // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U 6157 // .. REFIO_PULLUP_EN = 0x0 6158 // .. ==> 0XF8000B6C[12:12] = 0x00000000U 6159 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6160 // .. DRST_B_PULLUP_EN = 0x0 6161 // .. ==> 0XF8000B6C[13:13] = 0x00000000U 6162 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6163 // .. CKE_PULLUP_EN = 0x0 6164 // .. ==> 0XF8000B6C[14:14] = 0x00000000U 6165 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 6166 // .. 6167 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U), 6168 // .. .. START: ASSERT RESET 6169 // .. .. RESET = 1 6170 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 6171 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 6172 // .. .. VRN_OUT = 0x1 6173 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 6174 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 6175 // .. .. 6176 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U), 6177 // .. .. FINISH: ASSERT RESET 6178 // .. .. START: DEASSERT RESET 6179 // .. .. RESET = 0 6180 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U 6181 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 6182 // .. .. VRN_OUT = 0x1 6183 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 6184 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 6185 // .. .. 6186 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U), 6187 // .. .. FINISH: DEASSERT RESET 6188 // .. .. RESET = 0x1 6189 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 6190 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 6191 // .. .. ENABLE = 0x1 6192 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U 6193 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 6194 // .. .. VRP_TRI = 0x0 6195 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U 6196 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 6197 // .. .. VRN_TRI = 0x0 6198 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U 6199 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 6200 // .. .. VRP_OUT = 0x0 6201 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U 6202 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 6203 // .. .. VRN_OUT = 0x1 6204 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 6205 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 6206 // .. .. NREF_OPT1 = 0x0 6207 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U 6208 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U 6209 // .. .. NREF_OPT2 = 0x0 6210 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U 6211 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U 6212 // .. .. NREF_OPT4 = 0x1 6213 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U 6214 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U 6215 // .. .. PREF_OPT1 = 0x0 6216 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U 6217 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U 6218 // .. .. PREF_OPT2 = 0x0 6219 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U 6220 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U 6221 // .. .. UPDATE_CONTROL = 0x0 6222 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U 6223 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 6224 // .. .. INIT_COMPLETE = 0x0 6225 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U 6226 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 6227 // .. .. TST_CLK = 0x0 6228 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U 6229 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 6230 // .. .. TST_HLN = 0x0 6231 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U 6232 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 6233 // .. .. TST_HLP = 0x0 6234 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U 6235 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 6236 // .. .. TST_RST = 0x0 6237 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U 6238 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 6239 // .. .. INT_DCI_EN = 0x0 6240 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U 6241 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 6242 // .. .. 6243 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U), 6244 // .. FINISH: DDRIOB SETTINGS 6245 // .. START: MIO PROGRAMMING 6246 // .. TRI_ENABLE = 0 6247 // .. ==> 0XF8000700[0:0] = 0x00000000U 6248 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6249 // .. L0_SEL = 0 6250 // .. ==> 0XF8000700[1:1] = 0x00000000U 6251 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6252 // .. L1_SEL = 0 6253 // .. ==> 0XF8000700[2:2] = 0x00000000U 6254 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6255 // .. L2_SEL = 0 6256 // .. ==> 0XF8000700[4:3] = 0x00000000U 6257 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6258 // .. L3_SEL = 0 6259 // .. ==> 0XF8000700[7:5] = 0x00000000U 6260 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6261 // .. Speed = 0 6262 // .. ==> 0XF8000700[8:8] = 0x00000000U 6263 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6264 // .. IO_Type = 3 6265 // .. ==> 0XF8000700[11:9] = 0x00000003U 6266 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6267 // .. PULLUP = 0 6268 // .. ==> 0XF8000700[12:12] = 0x00000000U 6269 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6270 // .. DisableRcvr = 0 6271 // .. ==> 0XF8000700[13:13] = 0x00000000U 6272 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6273 // .. 6274 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00000600U), 6275 // .. TRI_ENABLE = 0 6276 // .. ==> 0XF8000704[0:0] = 0x00000000U 6277 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6278 // .. L0_SEL = 1 6279 // .. ==> 0XF8000704[1:1] = 0x00000001U 6280 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6281 // .. L1_SEL = 0 6282 // .. ==> 0XF8000704[2:2] = 0x00000000U 6283 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6284 // .. L2_SEL = 0 6285 // .. ==> 0XF8000704[4:3] = 0x00000000U 6286 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6287 // .. L3_SEL = 0 6288 // .. ==> 0XF8000704[7:5] = 0x00000000U 6289 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6290 // .. Speed = 1 6291 // .. ==> 0XF8000704[8:8] = 0x00000001U 6292 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6293 // .. IO_Type = 3 6294 // .. ==> 0XF8000704[11:9] = 0x00000003U 6295 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6296 // .. PULLUP = 0 6297 // .. ==> 0XF8000704[12:12] = 0x00000000U 6298 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6299 // .. DisableRcvr = 0 6300 // .. ==> 0XF8000704[13:13] = 0x00000000U 6301 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6302 // .. 6303 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00000702U), 6304 // .. TRI_ENABLE = 0 6305 // .. ==> 0XF8000708[0:0] = 0x00000000U 6306 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6307 // .. L0_SEL = 1 6308 // .. ==> 0XF8000708[1:1] = 0x00000001U 6309 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6310 // .. L1_SEL = 0 6311 // .. ==> 0XF8000708[2:2] = 0x00000000U 6312 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6313 // .. L2_SEL = 0 6314 // .. ==> 0XF8000708[4:3] = 0x00000000U 6315 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6316 // .. L3_SEL = 0 6317 // .. ==> 0XF8000708[7:5] = 0x00000000U 6318 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6319 // .. Speed = 1 6320 // .. ==> 0XF8000708[8:8] = 0x00000001U 6321 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6322 // .. IO_Type = 3 6323 // .. ==> 0XF8000708[11:9] = 0x00000003U 6324 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6325 // .. PULLUP = 0 6326 // .. ==> 0XF8000708[12:12] = 0x00000000U 6327 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6328 // .. DisableRcvr = 0 6329 // .. ==> 0XF8000708[13:13] = 0x00000000U 6330 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6331 // .. 6332 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000702U), 6333 // .. TRI_ENABLE = 0 6334 // .. ==> 0XF800070C[0:0] = 0x00000000U 6335 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6336 // .. L0_SEL = 1 6337 // .. ==> 0XF800070C[1:1] = 0x00000001U 6338 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6339 // .. L1_SEL = 0 6340 // .. ==> 0XF800070C[2:2] = 0x00000000U 6341 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6342 // .. L2_SEL = 0 6343 // .. ==> 0XF800070C[4:3] = 0x00000000U 6344 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6345 // .. L3_SEL = 0 6346 // .. ==> 0XF800070C[7:5] = 0x00000000U 6347 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6348 // .. Speed = 1 6349 // .. ==> 0XF800070C[8:8] = 0x00000001U 6350 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6351 // .. IO_Type = 3 6352 // .. ==> 0XF800070C[11:9] = 0x00000003U 6353 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6354 // .. PULLUP = 0 6355 // .. ==> 0XF800070C[12:12] = 0x00000000U 6356 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6357 // .. DisableRcvr = 0 6358 // .. ==> 0XF800070C[13:13] = 0x00000000U 6359 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6360 // .. 6361 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000702U), 6362 // .. TRI_ENABLE = 0 6363 // .. ==> 0XF8000710[0:0] = 0x00000000U 6364 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6365 // .. L0_SEL = 1 6366 // .. ==> 0XF8000710[1:1] = 0x00000001U 6367 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6368 // .. L1_SEL = 0 6369 // .. ==> 0XF8000710[2:2] = 0x00000000U 6370 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6371 // .. L2_SEL = 0 6372 // .. ==> 0XF8000710[4:3] = 0x00000000U 6373 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6374 // .. L3_SEL = 0 6375 // .. ==> 0XF8000710[7:5] = 0x00000000U 6376 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6377 // .. Speed = 1 6378 // .. ==> 0XF8000710[8:8] = 0x00000001U 6379 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6380 // .. IO_Type = 3 6381 // .. ==> 0XF8000710[11:9] = 0x00000003U 6382 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6383 // .. PULLUP = 0 6384 // .. ==> 0XF8000710[12:12] = 0x00000000U 6385 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6386 // .. DisableRcvr = 0 6387 // .. ==> 0XF8000710[13:13] = 0x00000000U 6388 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6389 // .. 6390 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000702U), 6391 // .. TRI_ENABLE = 0 6392 // .. ==> 0XF8000714[0:0] = 0x00000000U 6393 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6394 // .. L0_SEL = 1 6395 // .. ==> 0XF8000714[1:1] = 0x00000001U 6396 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6397 // .. L1_SEL = 0 6398 // .. ==> 0XF8000714[2:2] = 0x00000000U 6399 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6400 // .. L2_SEL = 0 6401 // .. ==> 0XF8000714[4:3] = 0x00000000U 6402 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6403 // .. L3_SEL = 0 6404 // .. ==> 0XF8000714[7:5] = 0x00000000U 6405 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6406 // .. Speed = 1 6407 // .. ==> 0XF8000714[8:8] = 0x00000001U 6408 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6409 // .. IO_Type = 3 6410 // .. ==> 0XF8000714[11:9] = 0x00000003U 6411 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6412 // .. PULLUP = 0 6413 // .. ==> 0XF8000714[12:12] = 0x00000000U 6414 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6415 // .. DisableRcvr = 0 6416 // .. ==> 0XF8000714[13:13] = 0x00000000U 6417 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6418 // .. 6419 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000702U), 6420 // .. TRI_ENABLE = 0 6421 // .. ==> 0XF8000718[0:0] = 0x00000000U 6422 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6423 // .. L0_SEL = 1 6424 // .. ==> 0XF8000718[1:1] = 0x00000001U 6425 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6426 // .. L1_SEL = 0 6427 // .. ==> 0XF8000718[2:2] = 0x00000000U 6428 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6429 // .. L2_SEL = 0 6430 // .. ==> 0XF8000718[4:3] = 0x00000000U 6431 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6432 // .. L3_SEL = 0 6433 // .. ==> 0XF8000718[7:5] = 0x00000000U 6434 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6435 // .. Speed = 1 6436 // .. ==> 0XF8000718[8:8] = 0x00000001U 6437 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6438 // .. IO_Type = 3 6439 // .. ==> 0XF8000718[11:9] = 0x00000003U 6440 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6441 // .. PULLUP = 0 6442 // .. ==> 0XF8000718[12:12] = 0x00000000U 6443 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6444 // .. DisableRcvr = 0 6445 // .. ==> 0XF8000718[13:13] = 0x00000000U 6446 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6447 // .. 6448 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000702U), 6449 // .. TRI_ENABLE = 0 6450 // .. ==> 0XF800071C[0:0] = 0x00000000U 6451 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6452 // .. L0_SEL = 0 6453 // .. ==> 0XF800071C[1:1] = 0x00000000U 6454 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6455 // .. L1_SEL = 0 6456 // .. ==> 0XF800071C[2:2] = 0x00000000U 6457 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6458 // .. L2_SEL = 0 6459 // .. ==> 0XF800071C[4:3] = 0x00000000U 6460 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6461 // .. L3_SEL = 0 6462 // .. ==> 0XF800071C[7:5] = 0x00000000U 6463 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6464 // .. Speed = 0 6465 // .. ==> 0XF800071C[8:8] = 0x00000000U 6466 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6467 // .. IO_Type = 3 6468 // .. ==> 0XF800071C[11:9] = 0x00000003U 6469 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6470 // .. PULLUP = 0 6471 // .. ==> 0XF800071C[12:12] = 0x00000000U 6472 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6473 // .. DisableRcvr = 0 6474 // .. ==> 0XF800071C[13:13] = 0x00000000U 6475 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6476 // .. 6477 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000600U), 6478 // .. TRI_ENABLE = 0 6479 // .. ==> 0XF8000720[0:0] = 0x00000000U 6480 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6481 // .. L0_SEL = 0 6482 // .. ==> 0XF8000720[1:1] = 0x00000000U 6483 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6484 // .. L1_SEL = 0 6485 // .. ==> 0XF8000720[2:2] = 0x00000000U 6486 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6487 // .. L2_SEL = 0 6488 // .. ==> 0XF8000720[4:3] = 0x00000000U 6489 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6490 // .. L3_SEL = 0 6491 // .. ==> 0XF8000720[7:5] = 0x00000000U 6492 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6493 // .. Speed = 1 6494 // .. ==> 0XF8000720[8:8] = 0x00000001U 6495 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6496 // .. IO_Type = 3 6497 // .. ==> 0XF8000720[11:9] = 0x00000003U 6498 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6499 // .. PULLUP = 0 6500 // .. ==> 0XF8000720[12:12] = 0x00000000U 6501 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6502 // .. DisableRcvr = 0 6503 // .. ==> 0XF8000720[13:13] = 0x00000000U 6504 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6505 // .. 6506 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000700U), 6507 // .. TRI_ENABLE = 0 6508 // .. ==> 0XF8000724[0:0] = 0x00000000U 6509 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6510 // .. L0_SEL = 0 6511 // .. ==> 0XF8000724[1:1] = 0x00000000U 6512 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6513 // .. L1_SEL = 0 6514 // .. ==> 0XF8000724[2:2] = 0x00000000U 6515 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6516 // .. L2_SEL = 0 6517 // .. ==> 0XF8000724[4:3] = 0x00000000U 6518 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6519 // .. L3_SEL = 0 6520 // .. ==> 0XF8000724[7:5] = 0x00000000U 6521 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6522 // .. Speed = 0 6523 // .. ==> 0XF8000724[8:8] = 0x00000000U 6524 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6525 // .. IO_Type = 3 6526 // .. ==> 0XF8000724[11:9] = 0x00000003U 6527 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6528 // .. PULLUP = 0 6529 // .. ==> 0XF8000724[12:12] = 0x00000000U 6530 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6531 // .. DisableRcvr = 0 6532 // .. ==> 0XF8000724[13:13] = 0x00000000U 6533 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6534 // .. 6535 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000600U), 6536 // .. TRI_ENABLE = 0 6537 // .. ==> 0XF8000728[0:0] = 0x00000000U 6538 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6539 // .. L0_SEL = 0 6540 // .. ==> 0XF8000728[1:1] = 0x00000000U 6541 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6542 // .. L1_SEL = 0 6543 // .. ==> 0XF8000728[2:2] = 0x00000000U 6544 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6545 // .. L2_SEL = 0 6546 // .. ==> 0XF8000728[4:3] = 0x00000000U 6547 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6548 // .. L3_SEL = 0 6549 // .. ==> 0XF8000728[7:5] = 0x00000000U 6550 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6551 // .. Speed = 0 6552 // .. ==> 0XF8000728[8:8] = 0x00000000U 6553 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6554 // .. IO_Type = 3 6555 // .. ==> 0XF8000728[11:9] = 0x00000003U 6556 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6557 // .. PULLUP = 0 6558 // .. ==> 0XF8000728[12:12] = 0x00000000U 6559 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6560 // .. DisableRcvr = 0 6561 // .. ==> 0XF8000728[13:13] = 0x00000000U 6562 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6563 // .. 6564 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000600U), 6565 // .. TRI_ENABLE = 0 6566 // .. ==> 0XF800072C[0:0] = 0x00000000U 6567 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6568 // .. L0_SEL = 0 6569 // .. ==> 0XF800072C[1:1] = 0x00000000U 6570 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6571 // .. L1_SEL = 0 6572 // .. ==> 0XF800072C[2:2] = 0x00000000U 6573 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6574 // .. L2_SEL = 0 6575 // .. ==> 0XF800072C[4:3] = 0x00000000U 6576 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6577 // .. L3_SEL = 0 6578 // .. ==> 0XF800072C[7:5] = 0x00000000U 6579 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6580 // .. Speed = 0 6581 // .. ==> 0XF800072C[8:8] = 0x00000000U 6582 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6583 // .. IO_Type = 3 6584 // .. ==> 0XF800072C[11:9] = 0x00000003U 6585 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6586 // .. PULLUP = 0 6587 // .. ==> 0XF800072C[12:12] = 0x00000000U 6588 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6589 // .. DisableRcvr = 0 6590 // .. ==> 0XF800072C[13:13] = 0x00000000U 6591 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6592 // .. 6593 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000600U), 6594 // .. TRI_ENABLE = 0 6595 // .. ==> 0XF8000730[0:0] = 0x00000000U 6596 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6597 // .. L0_SEL = 0 6598 // .. ==> 0XF8000730[1:1] = 0x00000000U 6599 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6600 // .. L1_SEL = 0 6601 // .. ==> 0XF8000730[2:2] = 0x00000000U 6602 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6603 // .. L2_SEL = 0 6604 // .. ==> 0XF8000730[4:3] = 0x00000000U 6605 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6606 // .. L3_SEL = 0 6607 // .. ==> 0XF8000730[7:5] = 0x00000000U 6608 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6609 // .. Speed = 0 6610 // .. ==> 0XF8000730[8:8] = 0x00000000U 6611 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6612 // .. IO_Type = 3 6613 // .. ==> 0XF8000730[11:9] = 0x00000003U 6614 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6615 // .. PULLUP = 0 6616 // .. ==> 0XF8000730[12:12] = 0x00000000U 6617 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6618 // .. DisableRcvr = 0 6619 // .. ==> 0XF8000730[13:13] = 0x00000000U 6620 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6621 // .. 6622 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000600U), 6623 // .. TRI_ENABLE = 0 6624 // .. ==> 0XF8000734[0:0] = 0x00000000U 6625 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6626 // .. L0_SEL = 0 6627 // .. ==> 0XF8000734[1:1] = 0x00000000U 6628 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6629 // .. L1_SEL = 0 6630 // .. ==> 0XF8000734[2:2] = 0x00000000U 6631 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6632 // .. L2_SEL = 0 6633 // .. ==> 0XF8000734[4:3] = 0x00000000U 6634 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6635 // .. L3_SEL = 0 6636 // .. ==> 0XF8000734[7:5] = 0x00000000U 6637 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6638 // .. Speed = 0 6639 // .. ==> 0XF8000734[8:8] = 0x00000000U 6640 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6641 // .. IO_Type = 3 6642 // .. ==> 0XF8000734[11:9] = 0x00000003U 6643 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6644 // .. PULLUP = 0 6645 // .. ==> 0XF8000734[12:12] = 0x00000000U 6646 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6647 // .. DisableRcvr = 0 6648 // .. ==> 0XF8000734[13:13] = 0x00000000U 6649 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6650 // .. 6651 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000600U), 6652 // .. TRI_ENABLE = 0 6653 // .. ==> 0XF8000738[0:0] = 0x00000000U 6654 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6655 // .. L0_SEL = 0 6656 // .. ==> 0XF8000738[1:1] = 0x00000000U 6657 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6658 // .. L1_SEL = 0 6659 // .. ==> 0XF8000738[2:2] = 0x00000000U 6660 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6661 // .. L2_SEL = 0 6662 // .. ==> 0XF8000738[4:3] = 0x00000000U 6663 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6664 // .. L3_SEL = 0 6665 // .. ==> 0XF8000738[7:5] = 0x00000000U 6666 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6667 // .. Speed = 0 6668 // .. ==> 0XF8000738[8:8] = 0x00000000U 6669 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6670 // .. IO_Type = 3 6671 // .. ==> 0XF8000738[11:9] = 0x00000003U 6672 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6673 // .. PULLUP = 0 6674 // .. ==> 0XF8000738[12:12] = 0x00000000U 6675 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6676 // .. DisableRcvr = 0 6677 // .. ==> 0XF8000738[13:13] = 0x00000000U 6678 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6679 // .. 6680 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000600U), 6681 // .. TRI_ENABLE = 0 6682 // .. ==> 0XF800073C[0:0] = 0x00000000U 6683 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6684 // .. L0_SEL = 0 6685 // .. ==> 0XF800073C[1:1] = 0x00000000U 6686 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6687 // .. L1_SEL = 0 6688 // .. ==> 0XF800073C[2:2] = 0x00000000U 6689 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6690 // .. L2_SEL = 0 6691 // .. ==> 0XF800073C[4:3] = 0x00000000U 6692 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6693 // .. L3_SEL = 0 6694 // .. ==> 0XF800073C[7:5] = 0x00000000U 6695 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6696 // .. Speed = 0 6697 // .. ==> 0XF800073C[8:8] = 0x00000000U 6698 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6699 // .. IO_Type = 3 6700 // .. ==> 0XF800073C[11:9] = 0x00000003U 6701 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6702 // .. PULLUP = 0 6703 // .. ==> 0XF800073C[12:12] = 0x00000000U 6704 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6705 // .. DisableRcvr = 0 6706 // .. ==> 0XF800073C[13:13] = 0x00000000U 6707 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6708 // .. 6709 EMIT_MASKWRITE(0XF800073C, 0x00003FFFU ,0x00000600U), 6710 // .. TRI_ENABLE = 0 6711 // .. ==> 0XF8000740[0:0] = 0x00000000U 6712 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6713 // .. L0_SEL = 1 6714 // .. ==> 0XF8000740[1:1] = 0x00000001U 6715 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6716 // .. L1_SEL = 0 6717 // .. ==> 0XF8000740[2:2] = 0x00000000U 6718 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6719 // .. L2_SEL = 0 6720 // .. ==> 0XF8000740[4:3] = 0x00000000U 6721 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6722 // .. L3_SEL = 0 6723 // .. ==> 0XF8000740[7:5] = 0x00000000U 6724 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6725 // .. Speed = 1 6726 // .. ==> 0XF8000740[8:8] = 0x00000001U 6727 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6728 // .. IO_Type = 1 6729 // .. ==> 0XF8000740[11:9] = 0x00000001U 6730 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6731 // .. PULLUP = 0 6732 // .. ==> 0XF8000740[12:12] = 0x00000000U 6733 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6734 // .. DisableRcvr = 0 6735 // .. ==> 0XF8000740[13:13] = 0x00000000U 6736 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6737 // .. 6738 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00000302U), 6739 // .. TRI_ENABLE = 0 6740 // .. ==> 0XF8000744[0:0] = 0x00000000U 6741 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6742 // .. L0_SEL = 1 6743 // .. ==> 0XF8000744[1:1] = 0x00000001U 6744 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6745 // .. L1_SEL = 0 6746 // .. ==> 0XF8000744[2:2] = 0x00000000U 6747 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6748 // .. L2_SEL = 0 6749 // .. ==> 0XF8000744[4:3] = 0x00000000U 6750 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6751 // .. L3_SEL = 0 6752 // .. ==> 0XF8000744[7:5] = 0x00000000U 6753 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6754 // .. Speed = 1 6755 // .. ==> 0XF8000744[8:8] = 0x00000001U 6756 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6757 // .. IO_Type = 1 6758 // .. ==> 0XF8000744[11:9] = 0x00000001U 6759 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6760 // .. PULLUP = 0 6761 // .. ==> 0XF8000744[12:12] = 0x00000000U 6762 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6763 // .. DisableRcvr = 0 6764 // .. ==> 0XF8000744[13:13] = 0x00000000U 6765 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6766 // .. 6767 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00000302U), 6768 // .. TRI_ENABLE = 0 6769 // .. ==> 0XF8000748[0:0] = 0x00000000U 6770 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6771 // .. L0_SEL = 1 6772 // .. ==> 0XF8000748[1:1] = 0x00000001U 6773 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6774 // .. L1_SEL = 0 6775 // .. ==> 0XF8000748[2:2] = 0x00000000U 6776 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6777 // .. L2_SEL = 0 6778 // .. ==> 0XF8000748[4:3] = 0x00000000U 6779 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6780 // .. L3_SEL = 0 6781 // .. ==> 0XF8000748[7:5] = 0x00000000U 6782 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6783 // .. Speed = 1 6784 // .. ==> 0XF8000748[8:8] = 0x00000001U 6785 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6786 // .. IO_Type = 1 6787 // .. ==> 0XF8000748[11:9] = 0x00000001U 6788 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6789 // .. PULLUP = 0 6790 // .. ==> 0XF8000748[12:12] = 0x00000000U 6791 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6792 // .. DisableRcvr = 0 6793 // .. ==> 0XF8000748[13:13] = 0x00000000U 6794 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6795 // .. 6796 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00000302U), 6797 // .. TRI_ENABLE = 0 6798 // .. ==> 0XF800074C[0:0] = 0x00000000U 6799 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6800 // .. L0_SEL = 1 6801 // .. ==> 0XF800074C[1:1] = 0x00000001U 6802 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6803 // .. L1_SEL = 0 6804 // .. ==> 0XF800074C[2:2] = 0x00000000U 6805 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6806 // .. L2_SEL = 0 6807 // .. ==> 0XF800074C[4:3] = 0x00000000U 6808 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6809 // .. L3_SEL = 0 6810 // .. ==> 0XF800074C[7:5] = 0x00000000U 6811 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6812 // .. Speed = 1 6813 // .. ==> 0XF800074C[8:8] = 0x00000001U 6814 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6815 // .. IO_Type = 1 6816 // .. ==> 0XF800074C[11:9] = 0x00000001U 6817 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6818 // .. PULLUP = 0 6819 // .. ==> 0XF800074C[12:12] = 0x00000000U 6820 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6821 // .. DisableRcvr = 0 6822 // .. ==> 0XF800074C[13:13] = 0x00000000U 6823 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6824 // .. 6825 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00000302U), 6826 // .. TRI_ENABLE = 0 6827 // .. ==> 0XF8000750[0:0] = 0x00000000U 6828 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6829 // .. L0_SEL = 1 6830 // .. ==> 0XF8000750[1:1] = 0x00000001U 6831 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6832 // .. L1_SEL = 0 6833 // .. ==> 0XF8000750[2:2] = 0x00000000U 6834 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6835 // .. L2_SEL = 0 6836 // .. ==> 0XF8000750[4:3] = 0x00000000U 6837 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6838 // .. L3_SEL = 0 6839 // .. ==> 0XF8000750[7:5] = 0x00000000U 6840 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6841 // .. Speed = 1 6842 // .. ==> 0XF8000750[8:8] = 0x00000001U 6843 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6844 // .. IO_Type = 1 6845 // .. ==> 0XF8000750[11:9] = 0x00000001U 6846 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6847 // .. PULLUP = 0 6848 // .. ==> 0XF8000750[12:12] = 0x00000000U 6849 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6850 // .. DisableRcvr = 0 6851 // .. ==> 0XF8000750[13:13] = 0x00000000U 6852 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6853 // .. 6854 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00000302U), 6855 // .. TRI_ENABLE = 0 6856 // .. ==> 0XF8000754[0:0] = 0x00000000U 6857 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6858 // .. L0_SEL = 1 6859 // .. ==> 0XF8000754[1:1] = 0x00000001U 6860 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6861 // .. L1_SEL = 0 6862 // .. ==> 0XF8000754[2:2] = 0x00000000U 6863 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6864 // .. L2_SEL = 0 6865 // .. ==> 0XF8000754[4:3] = 0x00000000U 6866 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6867 // .. L3_SEL = 0 6868 // .. ==> 0XF8000754[7:5] = 0x00000000U 6869 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6870 // .. Speed = 1 6871 // .. ==> 0XF8000754[8:8] = 0x00000001U 6872 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6873 // .. IO_Type = 1 6874 // .. ==> 0XF8000754[11:9] = 0x00000001U 6875 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6876 // .. PULLUP = 0 6877 // .. ==> 0XF8000754[12:12] = 0x00000000U 6878 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6879 // .. DisableRcvr = 0 6880 // .. ==> 0XF8000754[13:13] = 0x00000000U 6881 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6882 // .. 6883 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00000302U), 6884 // .. TRI_ENABLE = 1 6885 // .. ==> 0XF8000758[0:0] = 0x00000001U 6886 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6887 // .. L0_SEL = 1 6888 // .. ==> 0XF8000758[1:1] = 0x00000001U 6889 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6890 // .. L1_SEL = 0 6891 // .. ==> 0XF8000758[2:2] = 0x00000000U 6892 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6893 // .. L2_SEL = 0 6894 // .. ==> 0XF8000758[4:3] = 0x00000000U 6895 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6896 // .. L3_SEL = 0 6897 // .. ==> 0XF8000758[7:5] = 0x00000000U 6898 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6899 // .. Speed = 1 6900 // .. ==> 0XF8000758[8:8] = 0x00000001U 6901 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6902 // .. IO_Type = 1 6903 // .. ==> 0XF8000758[11:9] = 0x00000001U 6904 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6905 // .. PULLUP = 0 6906 // .. ==> 0XF8000758[12:12] = 0x00000000U 6907 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6908 // .. DisableRcvr = 0 6909 // .. ==> 0XF8000758[13:13] = 0x00000000U 6910 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6911 // .. 6912 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000303U), 6913 // .. TRI_ENABLE = 1 6914 // .. ==> 0XF800075C[0:0] = 0x00000001U 6915 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6916 // .. L0_SEL = 1 6917 // .. ==> 0XF800075C[1:1] = 0x00000001U 6918 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6919 // .. L1_SEL = 0 6920 // .. ==> 0XF800075C[2:2] = 0x00000000U 6921 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6922 // .. L2_SEL = 0 6923 // .. ==> 0XF800075C[4:3] = 0x00000000U 6924 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6925 // .. L3_SEL = 0 6926 // .. ==> 0XF800075C[7:5] = 0x00000000U 6927 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6928 // .. Speed = 1 6929 // .. ==> 0XF800075C[8:8] = 0x00000001U 6930 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6931 // .. IO_Type = 1 6932 // .. ==> 0XF800075C[11:9] = 0x00000001U 6933 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6934 // .. PULLUP = 0 6935 // .. ==> 0XF800075C[12:12] = 0x00000000U 6936 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6937 // .. DisableRcvr = 0 6938 // .. ==> 0XF800075C[13:13] = 0x00000000U 6939 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6940 // .. 6941 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000303U), 6942 // .. TRI_ENABLE = 1 6943 // .. ==> 0XF8000760[0:0] = 0x00000001U 6944 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6945 // .. L0_SEL = 1 6946 // .. ==> 0XF8000760[1:1] = 0x00000001U 6947 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6948 // .. L1_SEL = 0 6949 // .. ==> 0XF8000760[2:2] = 0x00000000U 6950 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6951 // .. L2_SEL = 0 6952 // .. ==> 0XF8000760[4:3] = 0x00000000U 6953 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6954 // .. L3_SEL = 0 6955 // .. ==> 0XF8000760[7:5] = 0x00000000U 6956 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6957 // .. Speed = 1 6958 // .. ==> 0XF8000760[8:8] = 0x00000001U 6959 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6960 // .. IO_Type = 1 6961 // .. ==> 0XF8000760[11:9] = 0x00000001U 6962 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6963 // .. PULLUP = 0 6964 // .. ==> 0XF8000760[12:12] = 0x00000000U 6965 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6966 // .. DisableRcvr = 0 6967 // .. ==> 0XF8000760[13:13] = 0x00000000U 6968 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6969 // .. 6970 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000303U), 6971 // .. TRI_ENABLE = 1 6972 // .. ==> 0XF8000764[0:0] = 0x00000001U 6973 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6974 // .. L0_SEL = 1 6975 // .. ==> 0XF8000764[1:1] = 0x00000001U 6976 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6977 // .. L1_SEL = 0 6978 // .. ==> 0XF8000764[2:2] = 0x00000000U 6979 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6980 // .. L2_SEL = 0 6981 // .. ==> 0XF8000764[4:3] = 0x00000000U 6982 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6983 // .. L3_SEL = 0 6984 // .. ==> 0XF8000764[7:5] = 0x00000000U 6985 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6986 // .. Speed = 1 6987 // .. ==> 0XF8000764[8:8] = 0x00000001U 6988 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6989 // .. IO_Type = 1 6990 // .. ==> 0XF8000764[11:9] = 0x00000001U 6991 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6992 // .. PULLUP = 0 6993 // .. ==> 0XF8000764[12:12] = 0x00000000U 6994 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6995 // .. DisableRcvr = 0 6996 // .. ==> 0XF8000764[13:13] = 0x00000000U 6997 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6998 // .. 6999 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000303U), 7000 // .. TRI_ENABLE = 1 7001 // .. ==> 0XF8000768[0:0] = 0x00000001U 7002 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7003 // .. L0_SEL = 1 7004 // .. ==> 0XF8000768[1:1] = 0x00000001U 7005 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7006 // .. L1_SEL = 0 7007 // .. ==> 0XF8000768[2:2] = 0x00000000U 7008 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7009 // .. L2_SEL = 0 7010 // .. ==> 0XF8000768[4:3] = 0x00000000U 7011 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7012 // .. L3_SEL = 0 7013 // .. ==> 0XF8000768[7:5] = 0x00000000U 7014 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7015 // .. Speed = 1 7016 // .. ==> 0XF8000768[8:8] = 0x00000001U 7017 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7018 // .. IO_Type = 1 7019 // .. ==> 0XF8000768[11:9] = 0x00000001U 7020 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7021 // .. PULLUP = 0 7022 // .. ==> 0XF8000768[12:12] = 0x00000000U 7023 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7024 // .. DisableRcvr = 0 7025 // .. ==> 0XF8000768[13:13] = 0x00000000U 7026 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7027 // .. 7028 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000303U), 7029 // .. TRI_ENABLE = 1 7030 // .. ==> 0XF800076C[0:0] = 0x00000001U 7031 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7032 // .. L0_SEL = 1 7033 // .. ==> 0XF800076C[1:1] = 0x00000001U 7034 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7035 // .. L1_SEL = 0 7036 // .. ==> 0XF800076C[2:2] = 0x00000000U 7037 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7038 // .. L2_SEL = 0 7039 // .. ==> 0XF800076C[4:3] = 0x00000000U 7040 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7041 // .. L3_SEL = 0 7042 // .. ==> 0XF800076C[7:5] = 0x00000000U 7043 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7044 // .. Speed = 1 7045 // .. ==> 0XF800076C[8:8] = 0x00000001U 7046 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7047 // .. IO_Type = 1 7048 // .. ==> 0XF800076C[11:9] = 0x00000001U 7049 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7050 // .. PULLUP = 0 7051 // .. ==> 0XF800076C[12:12] = 0x00000000U 7052 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7053 // .. DisableRcvr = 0 7054 // .. ==> 0XF800076C[13:13] = 0x00000000U 7055 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7056 // .. 7057 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000303U), 7058 // .. TRI_ENABLE = 0 7059 // .. ==> 0XF8000770[0:0] = 0x00000000U 7060 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7061 // .. L0_SEL = 0 7062 // .. ==> 0XF8000770[1:1] = 0x00000000U 7063 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7064 // .. L1_SEL = 1 7065 // .. ==> 0XF8000770[2:2] = 0x00000001U 7066 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7067 // .. L2_SEL = 0 7068 // .. ==> 0XF8000770[4:3] = 0x00000000U 7069 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7070 // .. L3_SEL = 0 7071 // .. ==> 0XF8000770[7:5] = 0x00000000U 7072 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7073 // .. Speed = 1 7074 // .. ==> 0XF8000770[8:8] = 0x00000001U 7075 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7076 // .. IO_Type = 1 7077 // .. ==> 0XF8000770[11:9] = 0x00000001U 7078 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7079 // .. PULLUP = 0 7080 // .. ==> 0XF8000770[12:12] = 0x00000000U 7081 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7082 // .. DisableRcvr = 0 7083 // .. ==> 0XF8000770[13:13] = 0x00000000U 7084 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7085 // .. 7086 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000304U), 7087 // .. TRI_ENABLE = 1 7088 // .. ==> 0XF8000774[0:0] = 0x00000001U 7089 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7090 // .. L0_SEL = 0 7091 // .. ==> 0XF8000774[1:1] = 0x00000000U 7092 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7093 // .. L1_SEL = 1 7094 // .. ==> 0XF8000774[2:2] = 0x00000001U 7095 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7096 // .. L2_SEL = 0 7097 // .. ==> 0XF8000774[4:3] = 0x00000000U 7098 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7099 // .. L3_SEL = 0 7100 // .. ==> 0XF8000774[7:5] = 0x00000000U 7101 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7102 // .. Speed = 1 7103 // .. ==> 0XF8000774[8:8] = 0x00000001U 7104 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7105 // .. IO_Type = 1 7106 // .. ==> 0XF8000774[11:9] = 0x00000001U 7107 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7108 // .. PULLUP = 0 7109 // .. ==> 0XF8000774[12:12] = 0x00000000U 7110 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7111 // .. DisableRcvr = 0 7112 // .. ==> 0XF8000774[13:13] = 0x00000000U 7113 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7114 // .. 7115 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000305U), 7116 // .. TRI_ENABLE = 0 7117 // .. ==> 0XF8000778[0:0] = 0x00000000U 7118 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7119 // .. L0_SEL = 0 7120 // .. ==> 0XF8000778[1:1] = 0x00000000U 7121 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7122 // .. L1_SEL = 1 7123 // .. ==> 0XF8000778[2:2] = 0x00000001U 7124 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7125 // .. L2_SEL = 0 7126 // .. ==> 0XF8000778[4:3] = 0x00000000U 7127 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7128 // .. L3_SEL = 0 7129 // .. ==> 0XF8000778[7:5] = 0x00000000U 7130 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7131 // .. Speed = 1 7132 // .. ==> 0XF8000778[8:8] = 0x00000001U 7133 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7134 // .. IO_Type = 1 7135 // .. ==> 0XF8000778[11:9] = 0x00000001U 7136 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7137 // .. PULLUP = 0 7138 // .. ==> 0XF8000778[12:12] = 0x00000000U 7139 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7140 // .. DisableRcvr = 0 7141 // .. ==> 0XF8000778[13:13] = 0x00000000U 7142 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7143 // .. 7144 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000304U), 7145 // .. TRI_ENABLE = 1 7146 // .. ==> 0XF800077C[0:0] = 0x00000001U 7147 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7148 // .. L0_SEL = 0 7149 // .. ==> 0XF800077C[1:1] = 0x00000000U 7150 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7151 // .. L1_SEL = 1 7152 // .. ==> 0XF800077C[2:2] = 0x00000001U 7153 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7154 // .. L2_SEL = 0 7155 // .. ==> 0XF800077C[4:3] = 0x00000000U 7156 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7157 // .. L3_SEL = 0 7158 // .. ==> 0XF800077C[7:5] = 0x00000000U 7159 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7160 // .. Speed = 1 7161 // .. ==> 0XF800077C[8:8] = 0x00000001U 7162 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7163 // .. IO_Type = 1 7164 // .. ==> 0XF800077C[11:9] = 0x00000001U 7165 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7166 // .. PULLUP = 0 7167 // .. ==> 0XF800077C[12:12] = 0x00000000U 7168 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7169 // .. DisableRcvr = 0 7170 // .. ==> 0XF800077C[13:13] = 0x00000000U 7171 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7172 // .. 7173 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000305U), 7174 // .. TRI_ENABLE = 0 7175 // .. ==> 0XF8000780[0:0] = 0x00000000U 7176 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7177 // .. L0_SEL = 0 7178 // .. ==> 0XF8000780[1:1] = 0x00000000U 7179 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7180 // .. L1_SEL = 1 7181 // .. ==> 0XF8000780[2:2] = 0x00000001U 7182 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7183 // .. L2_SEL = 0 7184 // .. ==> 0XF8000780[4:3] = 0x00000000U 7185 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7186 // .. L3_SEL = 0 7187 // .. ==> 0XF8000780[7:5] = 0x00000000U 7188 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7189 // .. Speed = 1 7190 // .. ==> 0XF8000780[8:8] = 0x00000001U 7191 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7192 // .. IO_Type = 1 7193 // .. ==> 0XF8000780[11:9] = 0x00000001U 7194 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7195 // .. PULLUP = 0 7196 // .. ==> 0XF8000780[12:12] = 0x00000000U 7197 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7198 // .. DisableRcvr = 0 7199 // .. ==> 0XF8000780[13:13] = 0x00000000U 7200 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7201 // .. 7202 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000304U), 7203 // .. TRI_ENABLE = 0 7204 // .. ==> 0XF8000784[0:0] = 0x00000000U 7205 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7206 // .. L0_SEL = 0 7207 // .. ==> 0XF8000784[1:1] = 0x00000000U 7208 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7209 // .. L1_SEL = 1 7210 // .. ==> 0XF8000784[2:2] = 0x00000001U 7211 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7212 // .. L2_SEL = 0 7213 // .. ==> 0XF8000784[4:3] = 0x00000000U 7214 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7215 // .. L3_SEL = 0 7216 // .. ==> 0XF8000784[7:5] = 0x00000000U 7217 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7218 // .. Speed = 1 7219 // .. ==> 0XF8000784[8:8] = 0x00000001U 7220 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7221 // .. IO_Type = 1 7222 // .. ==> 0XF8000784[11:9] = 0x00000001U 7223 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7224 // .. PULLUP = 0 7225 // .. ==> 0XF8000784[12:12] = 0x00000000U 7226 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7227 // .. DisableRcvr = 0 7228 // .. ==> 0XF8000784[13:13] = 0x00000000U 7229 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7230 // .. 7231 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000304U), 7232 // .. TRI_ENABLE = 0 7233 // .. ==> 0XF8000788[0:0] = 0x00000000U 7234 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7235 // .. L0_SEL = 0 7236 // .. ==> 0XF8000788[1:1] = 0x00000000U 7237 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7238 // .. L1_SEL = 1 7239 // .. ==> 0XF8000788[2:2] = 0x00000001U 7240 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7241 // .. L2_SEL = 0 7242 // .. ==> 0XF8000788[4:3] = 0x00000000U 7243 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7244 // .. L3_SEL = 0 7245 // .. ==> 0XF8000788[7:5] = 0x00000000U 7246 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7247 // .. Speed = 1 7248 // .. ==> 0XF8000788[8:8] = 0x00000001U 7249 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7250 // .. IO_Type = 1 7251 // .. ==> 0XF8000788[11:9] = 0x00000001U 7252 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7253 // .. PULLUP = 0 7254 // .. ==> 0XF8000788[12:12] = 0x00000000U 7255 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7256 // .. DisableRcvr = 0 7257 // .. ==> 0XF8000788[13:13] = 0x00000000U 7258 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7259 // .. 7260 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000304U), 7261 // .. TRI_ENABLE = 0 7262 // .. ==> 0XF800078C[0:0] = 0x00000000U 7263 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7264 // .. L0_SEL = 0 7265 // .. ==> 0XF800078C[1:1] = 0x00000000U 7266 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7267 // .. L1_SEL = 1 7268 // .. ==> 0XF800078C[2:2] = 0x00000001U 7269 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7270 // .. L2_SEL = 0 7271 // .. ==> 0XF800078C[4:3] = 0x00000000U 7272 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7273 // .. L3_SEL = 0 7274 // .. ==> 0XF800078C[7:5] = 0x00000000U 7275 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7276 // .. Speed = 1 7277 // .. ==> 0XF800078C[8:8] = 0x00000001U 7278 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7279 // .. IO_Type = 1 7280 // .. ==> 0XF800078C[11:9] = 0x00000001U 7281 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7282 // .. PULLUP = 0 7283 // .. ==> 0XF800078C[12:12] = 0x00000000U 7284 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7285 // .. DisableRcvr = 0 7286 // .. ==> 0XF800078C[13:13] = 0x00000000U 7287 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7288 // .. 7289 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000304U), 7290 // .. TRI_ENABLE = 1 7291 // .. ==> 0XF8000790[0:0] = 0x00000001U 7292 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7293 // .. L0_SEL = 0 7294 // .. ==> 0XF8000790[1:1] = 0x00000000U 7295 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7296 // .. L1_SEL = 1 7297 // .. ==> 0XF8000790[2:2] = 0x00000001U 7298 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7299 // .. L2_SEL = 0 7300 // .. ==> 0XF8000790[4:3] = 0x00000000U 7301 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7302 // .. L3_SEL = 0 7303 // .. ==> 0XF8000790[7:5] = 0x00000000U 7304 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7305 // .. Speed = 1 7306 // .. ==> 0XF8000790[8:8] = 0x00000001U 7307 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7308 // .. IO_Type = 1 7309 // .. ==> 0XF8000790[11:9] = 0x00000001U 7310 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7311 // .. PULLUP = 0 7312 // .. ==> 0XF8000790[12:12] = 0x00000000U 7313 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7314 // .. DisableRcvr = 0 7315 // .. ==> 0XF8000790[13:13] = 0x00000000U 7316 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7317 // .. 7318 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000305U), 7319 // .. TRI_ENABLE = 0 7320 // .. ==> 0XF8000794[0:0] = 0x00000000U 7321 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7322 // .. L0_SEL = 0 7323 // .. ==> 0XF8000794[1:1] = 0x00000000U 7324 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7325 // .. L1_SEL = 1 7326 // .. ==> 0XF8000794[2:2] = 0x00000001U 7327 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7328 // .. L2_SEL = 0 7329 // .. ==> 0XF8000794[4:3] = 0x00000000U 7330 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7331 // .. L3_SEL = 0 7332 // .. ==> 0XF8000794[7:5] = 0x00000000U 7333 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7334 // .. Speed = 1 7335 // .. ==> 0XF8000794[8:8] = 0x00000001U 7336 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7337 // .. IO_Type = 1 7338 // .. ==> 0XF8000794[11:9] = 0x00000001U 7339 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7340 // .. PULLUP = 0 7341 // .. ==> 0XF8000794[12:12] = 0x00000000U 7342 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7343 // .. DisableRcvr = 0 7344 // .. ==> 0XF8000794[13:13] = 0x00000000U 7345 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7346 // .. 7347 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000304U), 7348 // .. TRI_ENABLE = 0 7349 // .. ==> 0XF8000798[0:0] = 0x00000000U 7350 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7351 // .. L0_SEL = 0 7352 // .. ==> 0XF8000798[1:1] = 0x00000000U 7353 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7354 // .. L1_SEL = 1 7355 // .. ==> 0XF8000798[2:2] = 0x00000001U 7356 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7357 // .. L2_SEL = 0 7358 // .. ==> 0XF8000798[4:3] = 0x00000000U 7359 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7360 // .. L3_SEL = 0 7361 // .. ==> 0XF8000798[7:5] = 0x00000000U 7362 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7363 // .. Speed = 1 7364 // .. ==> 0XF8000798[8:8] = 0x00000001U 7365 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7366 // .. IO_Type = 1 7367 // .. ==> 0XF8000798[11:9] = 0x00000001U 7368 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7369 // .. PULLUP = 0 7370 // .. ==> 0XF8000798[12:12] = 0x00000000U 7371 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7372 // .. DisableRcvr = 0 7373 // .. ==> 0XF8000798[13:13] = 0x00000000U 7374 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7375 // .. 7376 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000304U), 7377 // .. TRI_ENABLE = 0 7378 // .. ==> 0XF800079C[0:0] = 0x00000000U 7379 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7380 // .. L0_SEL = 0 7381 // .. ==> 0XF800079C[1:1] = 0x00000000U 7382 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7383 // .. L1_SEL = 1 7384 // .. ==> 0XF800079C[2:2] = 0x00000001U 7385 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7386 // .. L2_SEL = 0 7387 // .. ==> 0XF800079C[4:3] = 0x00000000U 7388 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7389 // .. L3_SEL = 0 7390 // .. ==> 0XF800079C[7:5] = 0x00000000U 7391 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7392 // .. Speed = 1 7393 // .. ==> 0XF800079C[8:8] = 0x00000001U 7394 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7395 // .. IO_Type = 1 7396 // .. ==> 0XF800079C[11:9] = 0x00000001U 7397 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7398 // .. PULLUP = 0 7399 // .. ==> 0XF800079C[12:12] = 0x00000000U 7400 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7401 // .. DisableRcvr = 0 7402 // .. ==> 0XF800079C[13:13] = 0x00000000U 7403 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7404 // .. 7405 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000304U), 7406 // .. TRI_ENABLE = 0 7407 // .. ==> 0XF80007A0[0:0] = 0x00000000U 7408 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7409 // .. L0_SEL = 0 7410 // .. ==> 0XF80007A0[1:1] = 0x00000000U 7411 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7412 // .. L1_SEL = 0 7413 // .. ==> 0XF80007A0[2:2] = 0x00000000U 7414 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7415 // .. L2_SEL = 0 7416 // .. ==> 0XF80007A0[4:3] = 0x00000000U 7417 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7418 // .. L3_SEL = 4 7419 // .. ==> 0XF80007A0[7:5] = 0x00000004U 7420 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7421 // .. Speed = 1 7422 // .. ==> 0XF80007A0[8:8] = 0x00000001U 7423 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7424 // .. IO_Type = 1 7425 // .. ==> 0XF80007A0[11:9] = 0x00000001U 7426 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7427 // .. PULLUP = 0 7428 // .. ==> 0XF80007A0[12:12] = 0x00000000U 7429 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7430 // .. DisableRcvr = 0 7431 // .. ==> 0XF80007A0[13:13] = 0x00000000U 7432 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7433 // .. 7434 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000380U), 7435 // .. TRI_ENABLE = 0 7436 // .. ==> 0XF80007A4[0:0] = 0x00000000U 7437 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7438 // .. L0_SEL = 0 7439 // .. ==> 0XF80007A4[1:1] = 0x00000000U 7440 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7441 // .. L1_SEL = 0 7442 // .. ==> 0XF80007A4[2:2] = 0x00000000U 7443 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7444 // .. L2_SEL = 0 7445 // .. ==> 0XF80007A4[4:3] = 0x00000000U 7446 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7447 // .. L3_SEL = 4 7448 // .. ==> 0XF80007A4[7:5] = 0x00000004U 7449 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7450 // .. Speed = 1 7451 // .. ==> 0XF80007A4[8:8] = 0x00000001U 7452 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7453 // .. IO_Type = 1 7454 // .. ==> 0XF80007A4[11:9] = 0x00000001U 7455 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7456 // .. PULLUP = 0 7457 // .. ==> 0XF80007A4[12:12] = 0x00000000U 7458 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7459 // .. DisableRcvr = 0 7460 // .. ==> 0XF80007A4[13:13] = 0x00000000U 7461 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7462 // .. 7463 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000380U), 7464 // .. TRI_ENABLE = 0 7465 // .. ==> 0XF80007A8[0:0] = 0x00000000U 7466 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7467 // .. L0_SEL = 0 7468 // .. ==> 0XF80007A8[1:1] = 0x00000000U 7469 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7470 // .. L1_SEL = 0 7471 // .. ==> 0XF80007A8[2:2] = 0x00000000U 7472 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7473 // .. L2_SEL = 0 7474 // .. ==> 0XF80007A8[4:3] = 0x00000000U 7475 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7476 // .. L3_SEL = 4 7477 // .. ==> 0XF80007A8[7:5] = 0x00000004U 7478 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7479 // .. Speed = 1 7480 // .. ==> 0XF80007A8[8:8] = 0x00000001U 7481 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7482 // .. IO_Type = 1 7483 // .. ==> 0XF80007A8[11:9] = 0x00000001U 7484 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7485 // .. PULLUP = 0 7486 // .. ==> 0XF80007A8[12:12] = 0x00000000U 7487 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7488 // .. DisableRcvr = 0 7489 // .. ==> 0XF80007A8[13:13] = 0x00000000U 7490 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7491 // .. 7492 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000380U), 7493 // .. TRI_ENABLE = 0 7494 // .. ==> 0XF80007AC[0:0] = 0x00000000U 7495 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7496 // .. L0_SEL = 0 7497 // .. ==> 0XF80007AC[1:1] = 0x00000000U 7498 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7499 // .. L1_SEL = 0 7500 // .. ==> 0XF80007AC[2:2] = 0x00000000U 7501 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7502 // .. L2_SEL = 0 7503 // .. ==> 0XF80007AC[4:3] = 0x00000000U 7504 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7505 // .. L3_SEL = 4 7506 // .. ==> 0XF80007AC[7:5] = 0x00000004U 7507 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7508 // .. Speed = 1 7509 // .. ==> 0XF80007AC[8:8] = 0x00000001U 7510 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7511 // .. IO_Type = 1 7512 // .. ==> 0XF80007AC[11:9] = 0x00000001U 7513 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7514 // .. PULLUP = 0 7515 // .. ==> 0XF80007AC[12:12] = 0x00000000U 7516 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7517 // .. DisableRcvr = 0 7518 // .. ==> 0XF80007AC[13:13] = 0x00000000U 7519 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7520 // .. 7521 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000380U), 7522 // .. TRI_ENABLE = 0 7523 // .. ==> 0XF80007B0[0:0] = 0x00000000U 7524 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7525 // .. L0_SEL = 0 7526 // .. ==> 0XF80007B0[1:1] = 0x00000000U 7527 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7528 // .. L1_SEL = 0 7529 // .. ==> 0XF80007B0[2:2] = 0x00000000U 7530 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7531 // .. L2_SEL = 0 7532 // .. ==> 0XF80007B0[4:3] = 0x00000000U 7533 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7534 // .. L3_SEL = 4 7535 // .. ==> 0XF80007B0[7:5] = 0x00000004U 7536 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7537 // .. Speed = 1 7538 // .. ==> 0XF80007B0[8:8] = 0x00000001U 7539 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7540 // .. IO_Type = 1 7541 // .. ==> 0XF80007B0[11:9] = 0x00000001U 7542 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7543 // .. PULLUP = 0 7544 // .. ==> 0XF80007B0[12:12] = 0x00000000U 7545 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7546 // .. DisableRcvr = 0 7547 // .. ==> 0XF80007B0[13:13] = 0x00000000U 7548 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7549 // .. 7550 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000380U), 7551 // .. TRI_ENABLE = 0 7552 // .. ==> 0XF80007B4[0:0] = 0x00000000U 7553 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7554 // .. L0_SEL = 0 7555 // .. ==> 0XF80007B4[1:1] = 0x00000000U 7556 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7557 // .. L1_SEL = 0 7558 // .. ==> 0XF80007B4[2:2] = 0x00000000U 7559 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7560 // .. L2_SEL = 0 7561 // .. ==> 0XF80007B4[4:3] = 0x00000000U 7562 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7563 // .. L3_SEL = 4 7564 // .. ==> 0XF80007B4[7:5] = 0x00000004U 7565 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7566 // .. Speed = 1 7567 // .. ==> 0XF80007B4[8:8] = 0x00000001U 7568 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7569 // .. IO_Type = 1 7570 // .. ==> 0XF80007B4[11:9] = 0x00000001U 7571 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7572 // .. PULLUP = 0 7573 // .. ==> 0XF80007B4[12:12] = 0x00000000U 7574 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7575 // .. DisableRcvr = 0 7576 // .. ==> 0XF80007B4[13:13] = 0x00000000U 7577 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7578 // .. 7579 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000380U), 7580 // .. TRI_ENABLE = 1 7581 // .. ==> 0XF80007B8[0:0] = 0x00000001U 7582 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7583 // .. Speed = 0 7584 // .. ==> 0XF80007B8[8:8] = 0x00000000U 7585 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7586 // .. IO_Type = 1 7587 // .. ==> 0XF80007B8[11:9] = 0x00000001U 7588 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7589 // .. PULLUP = 0 7590 // .. ==> 0XF80007B8[12:12] = 0x00000000U 7591 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7592 // .. DisableRcvr = 0 7593 // .. ==> 0XF80007B8[13:13] = 0x00000000U 7594 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7595 // .. 7596 EMIT_MASKWRITE(0XF80007B8, 0x00003F01U ,0x00000201U), 7597 // .. TRI_ENABLE = 1 7598 // .. ==> 0XF80007BC[0:0] = 0x00000001U 7599 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7600 // .. Speed = 0 7601 // .. ==> 0XF80007BC[8:8] = 0x00000000U 7602 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7603 // .. IO_Type = 1 7604 // .. ==> 0XF80007BC[11:9] = 0x00000001U 7605 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7606 // .. PULLUP = 0 7607 // .. ==> 0XF80007BC[12:12] = 0x00000000U 7608 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7609 // .. DisableRcvr = 0 7610 // .. ==> 0XF80007BC[13:13] = 0x00000000U 7611 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7612 // .. 7613 EMIT_MASKWRITE(0XF80007BC, 0x00003F01U ,0x00000201U), 7614 // .. TRI_ENABLE = 0 7615 // .. ==> 0XF80007C0[0:0] = 0x00000000U 7616 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7617 // .. L0_SEL = 0 7618 // .. ==> 0XF80007C0[1:1] = 0x00000000U 7619 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7620 // .. L1_SEL = 0 7621 // .. ==> 0XF80007C0[2:2] = 0x00000000U 7622 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7623 // .. L2_SEL = 0 7624 // .. ==> 0XF80007C0[4:3] = 0x00000000U 7625 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7626 // .. L3_SEL = 7 7627 // .. ==> 0XF80007C0[7:5] = 0x00000007U 7628 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 7629 // .. Speed = 0 7630 // .. ==> 0XF80007C0[8:8] = 0x00000000U 7631 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7632 // .. IO_Type = 1 7633 // .. ==> 0XF80007C0[11:9] = 0x00000001U 7634 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7635 // .. PULLUP = 0 7636 // .. ==> 0XF80007C0[12:12] = 0x00000000U 7637 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7638 // .. DisableRcvr = 0 7639 // .. ==> 0XF80007C0[13:13] = 0x00000000U 7640 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7641 // .. 7642 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U), 7643 // .. TRI_ENABLE = 1 7644 // .. ==> 0XF80007C4[0:0] = 0x00000001U 7645 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7646 // .. L0_SEL = 0 7647 // .. ==> 0XF80007C4[1:1] = 0x00000000U 7648 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7649 // .. L1_SEL = 0 7650 // .. ==> 0XF80007C4[2:2] = 0x00000000U 7651 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7652 // .. L2_SEL = 0 7653 // .. ==> 0XF80007C4[4:3] = 0x00000000U 7654 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7655 // .. L3_SEL = 7 7656 // .. ==> 0XF80007C4[7:5] = 0x00000007U 7657 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 7658 // .. Speed = 0 7659 // .. ==> 0XF80007C4[8:8] = 0x00000000U 7660 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7661 // .. IO_Type = 1 7662 // .. ==> 0XF80007C4[11:9] = 0x00000001U 7663 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7664 // .. PULLUP = 0 7665 // .. ==> 0XF80007C4[12:12] = 0x00000000U 7666 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7667 // .. DisableRcvr = 0 7668 // .. ==> 0XF80007C4[13:13] = 0x00000000U 7669 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7670 // .. 7671 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U), 7672 // .. TRI_ENABLE = 1 7673 // .. ==> 0XF80007C8[0:0] = 0x00000001U 7674 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7675 // .. L0_SEL = 0 7676 // .. ==> 0XF80007C8[1:1] = 0x00000000U 7677 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7678 // .. L1_SEL = 0 7679 // .. ==> 0XF80007C8[2:2] = 0x00000000U 7680 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7681 // .. L2_SEL = 0 7682 // .. ==> 0XF80007C8[4:3] = 0x00000000U 7683 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7684 // .. L3_SEL = 0 7685 // .. ==> 0XF80007C8[7:5] = 0x00000000U 7686 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7687 // .. Speed = 0 7688 // .. ==> 0XF80007C8[8:8] = 0x00000000U 7689 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7690 // .. IO_Type = 1 7691 // .. ==> 0XF80007C8[11:9] = 0x00000001U 7692 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7693 // .. PULLUP = 0 7694 // .. ==> 0XF80007C8[12:12] = 0x00000000U 7695 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7696 // .. DisableRcvr = 0 7697 // .. ==> 0XF80007C8[13:13] = 0x00000000U 7698 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7699 // .. 7700 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00000201U), 7701 // .. TRI_ENABLE = 1 7702 // .. ==> 0XF80007CC[0:0] = 0x00000001U 7703 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7704 // .. L0_SEL = 0 7705 // .. ==> 0XF80007CC[1:1] = 0x00000000U 7706 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7707 // .. L1_SEL = 0 7708 // .. ==> 0XF80007CC[2:2] = 0x00000000U 7709 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7710 // .. L2_SEL = 0 7711 // .. ==> 0XF80007CC[4:3] = 0x00000000U 7712 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7713 // .. L3_SEL = 0 7714 // .. ==> 0XF80007CC[7:5] = 0x00000000U 7715 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7716 // .. Speed = 0 7717 // .. ==> 0XF80007CC[8:8] = 0x00000000U 7718 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7719 // .. IO_Type = 1 7720 // .. ==> 0XF80007CC[11:9] = 0x00000001U 7721 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7722 // .. PULLUP = 0 7723 // .. ==> 0XF80007CC[12:12] = 0x00000000U 7724 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7725 // .. DisableRcvr = 0 7726 // .. ==> 0XF80007CC[13:13] = 0x00000000U 7727 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7728 // .. 7729 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000201U), 7730 // .. TRI_ENABLE = 0 7731 // .. ==> 0XF80007D0[0:0] = 0x00000000U 7732 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7733 // .. L0_SEL = 0 7734 // .. ==> 0XF80007D0[1:1] = 0x00000000U 7735 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7736 // .. L1_SEL = 0 7737 // .. ==> 0XF80007D0[2:2] = 0x00000000U 7738 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7739 // .. L2_SEL = 0 7740 // .. ==> 0XF80007D0[4:3] = 0x00000000U 7741 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7742 // .. L3_SEL = 4 7743 // .. ==> 0XF80007D0[7:5] = 0x00000004U 7744 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7745 // .. Speed = 0 7746 // .. ==> 0XF80007D0[8:8] = 0x00000000U 7747 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7748 // .. IO_Type = 1 7749 // .. ==> 0XF80007D0[11:9] = 0x00000001U 7750 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7751 // .. PULLUP = 0 7752 // .. ==> 0XF80007D0[12:12] = 0x00000000U 7753 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7754 // .. DisableRcvr = 0 7755 // .. ==> 0XF80007D0[13:13] = 0x00000000U 7756 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7757 // .. 7758 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U), 7759 // .. TRI_ENABLE = 0 7760 // .. ==> 0XF80007D4[0:0] = 0x00000000U 7761 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7762 // .. L0_SEL = 0 7763 // .. ==> 0XF80007D4[1:1] = 0x00000000U 7764 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7765 // .. L1_SEL = 0 7766 // .. ==> 0XF80007D4[2:2] = 0x00000000U 7767 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7768 // .. L2_SEL = 0 7769 // .. ==> 0XF80007D4[4:3] = 0x00000000U 7770 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7771 // .. L3_SEL = 4 7772 // .. ==> 0XF80007D4[7:5] = 0x00000004U 7773 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7774 // .. Speed = 0 7775 // .. ==> 0XF80007D4[8:8] = 0x00000000U 7776 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7777 // .. IO_Type = 1 7778 // .. ==> 0XF80007D4[11:9] = 0x00000001U 7779 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7780 // .. PULLUP = 0 7781 // .. ==> 0XF80007D4[12:12] = 0x00000000U 7782 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7783 // .. DisableRcvr = 0 7784 // .. ==> 0XF80007D4[13:13] = 0x00000000U 7785 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7786 // .. 7787 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U), 7788 // .. SDIO0_WP_SEL = 46 7789 // .. ==> 0XF8000830[5:0] = 0x0000002EU 7790 // .. ==> MASK : 0x0000003FU VAL : 0x0000002EU 7791 // .. SDIO0_CD_SEL = 47 7792 // .. ==> 0XF8000830[21:16] = 0x0000002FU 7793 // .. ==> MASK : 0x003F0000U VAL : 0x002F0000U 7794 // .. 7795 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x002F002EU), 7796 // .. FINISH: MIO PROGRAMMING 7797 // .. START: LOCK IT BACK 7798 // .. LOCK_KEY = 0X767B 7799 // .. ==> 0XF8000004[15:0] = 0x0000767BU 7800 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 7801 // .. 7802 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 7803 // .. FINISH: LOCK IT BACK 7804 // FINISH: top 7805 // 7806 EMIT_EXIT(), 7807 7808 // 7809 }; 7810 7811 unsigned long ps7_peripherals_init_data_2_0[] = { 7812 // START: top 7813 // .. START: SLCR SETTINGS 7814 // .. UNLOCK_KEY = 0XDF0D 7815 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 7816 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 7817 // .. 7818 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 7819 // .. FINISH: SLCR SETTINGS 7820 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS 7821 // .. IBUF_DISABLE_MODE = 0x1 7822 // .. ==> 0XF8000B48[7:7] = 0x00000001U 7823 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7824 // .. TERM_DISABLE_MODE = 0x1 7825 // .. ==> 0XF8000B48[8:8] = 0x00000001U 7826 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7827 // .. 7828 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U), 7829 // .. IBUF_DISABLE_MODE = 0x1 7830 // .. ==> 0XF8000B4C[7:7] = 0x00000001U 7831 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7832 // .. TERM_DISABLE_MODE = 0x1 7833 // .. ==> 0XF8000B4C[8:8] = 0x00000001U 7834 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7835 // .. 7836 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U), 7837 // .. IBUF_DISABLE_MODE = 0x1 7838 // .. ==> 0XF8000B50[7:7] = 0x00000001U 7839 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7840 // .. TERM_DISABLE_MODE = 0x1 7841 // .. ==> 0XF8000B50[8:8] = 0x00000001U 7842 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7843 // .. 7844 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U), 7845 // .. IBUF_DISABLE_MODE = 0x1 7846 // .. ==> 0XF8000B54[7:7] = 0x00000001U 7847 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7848 // .. TERM_DISABLE_MODE = 0x1 7849 // .. ==> 0XF8000B54[8:8] = 0x00000001U 7850 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7851 // .. 7852 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U), 7853 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS 7854 // .. START: LOCK IT BACK 7855 // .. LOCK_KEY = 0X767B 7856 // .. ==> 0XF8000004[15:0] = 0x0000767BU 7857 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 7858 // .. 7859 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 7860 // .. FINISH: LOCK IT BACK 7861 // .. START: SRAM/NOR SET OPMODE 7862 // .. FINISH: SRAM/NOR SET OPMODE 7863 // .. START: UART REGISTERS 7864 // .. BDIV = 0x6 7865 // .. ==> 0XE0001034[7:0] = 0x00000006U 7866 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U 7867 // .. 7868 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U), 7869 // .. CD = 0x3e 7870 // .. ==> 0XE0001018[15:0] = 0x0000003EU 7871 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU 7872 // .. 7873 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU), 7874 // .. STPBRK = 0x0 7875 // .. ==> 0XE0001000[8:8] = 0x00000000U 7876 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7877 // .. STTBRK = 0x0 7878 // .. ==> 0XE0001000[7:7] = 0x00000000U 7879 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 7880 // .. RSTTO = 0x0 7881 // .. ==> 0XE0001000[6:6] = 0x00000000U 7882 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 7883 // .. TXDIS = 0x0 7884 // .. ==> 0XE0001000[5:5] = 0x00000000U 7885 // .. ==> MASK : 0x00000020U VAL : 0x00000000U 7886 // .. TXEN = 0x1 7887 // .. ==> 0XE0001000[4:4] = 0x00000001U 7888 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 7889 // .. RXDIS = 0x0 7890 // .. ==> 0XE0001000[3:3] = 0x00000000U 7891 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 7892 // .. RXEN = 0x1 7893 // .. ==> 0XE0001000[2:2] = 0x00000001U 7894 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7895 // .. TXRES = 0x1 7896 // .. ==> 0XE0001000[1:1] = 0x00000001U 7897 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7898 // .. RXRES = 0x1 7899 // .. ==> 0XE0001000[0:0] = 0x00000001U 7900 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7901 // .. 7902 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U), 7903 // .. IRMODE = 0x0 7904 // .. ==> 0XE0001004[11:11] = 0x00000000U 7905 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 7906 // .. UCLKEN = 0x0 7907 // .. ==> 0XE0001004[10:10] = 0x00000000U 7908 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 7909 // .. CHMODE = 0x0 7910 // .. ==> 0XE0001004[9:8] = 0x00000000U 7911 // .. ==> MASK : 0x00000300U VAL : 0x00000000U 7912 // .. NBSTOP = 0x0 7913 // .. ==> 0XE0001004[7:6] = 0x00000000U 7914 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U 7915 // .. PAR = 0x4 7916 // .. ==> 0XE0001004[5:3] = 0x00000004U 7917 // .. ==> MASK : 0x00000038U VAL : 0x00000020U 7918 // .. CHRL = 0x0 7919 // .. ==> 0XE0001004[2:1] = 0x00000000U 7920 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 7921 // .. CLKS = 0x0 7922 // .. ==> 0XE0001004[0:0] = 0x00000000U 7923 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7924 // .. 7925 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U), 7926 // .. FINISH: UART REGISTERS 7927 // .. START: QSPI REGISTERS 7928 // .. Holdb_dr = 1 7929 // .. ==> 0XE000D000[19:19] = 0x00000001U 7930 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 7931 // .. 7932 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U), 7933 // .. FINISH: QSPI REGISTERS 7934 // .. START: PL POWER ON RESET REGISTERS 7935 // .. PCFG_POR_CNT_4K = 0 7936 // .. ==> 0XF8007000[29:29] = 0x00000000U 7937 // .. ==> MASK : 0x20000000U VAL : 0x00000000U 7938 // .. 7939 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U), 7940 // .. FINISH: PL POWER ON RESET REGISTERS 7941 // .. START: SMC TIMING CALCULATION REGISTER UPDATE 7942 // .. .. START: NAND SET CYCLE 7943 // .. .. FINISH: NAND SET CYCLE 7944 // .. .. START: OPMODE 7945 // .. .. FINISH: OPMODE 7946 // .. .. START: DIRECT COMMAND 7947 // .. .. FINISH: DIRECT COMMAND 7948 // .. .. START: SRAM/NOR CS0 SET CYCLE 7949 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE 7950 // .. .. START: DIRECT COMMAND 7951 // .. .. FINISH: DIRECT COMMAND 7952 // .. .. START: NOR CS0 BASE ADDRESS 7953 // .. .. FINISH: NOR CS0 BASE ADDRESS 7954 // .. .. START: SRAM/NOR CS1 SET CYCLE 7955 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE 7956 // .. .. START: DIRECT COMMAND 7957 // .. .. FINISH: DIRECT COMMAND 7958 // .. .. START: NOR CS1 BASE ADDRESS 7959 // .. .. FINISH: NOR CS1 BASE ADDRESS 7960 // .. .. START: USB RESET 7961 // .. .. .. START: USB0 RESET 7962 // .. .. .. .. START: DIR MODE BANK 0 7963 // .. .. .. .. FINISH: DIR MODE BANK 0 7964 // .. .. .. .. START: DIR MODE BANK 1 7965 // .. .. .. .. FINISH: DIR MODE BANK 1 7966 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7967 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7968 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7969 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7970 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7971 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7972 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 7973 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 7974 // .. .. .. .. START: OUTPUT ENABLE BANK 0 7975 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 7976 // .. .. .. .. START: OUTPUT ENABLE BANK 1 7977 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 7978 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 7979 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 7980 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 7981 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 7982 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 7983 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 7984 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 7985 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 7986 // .. .. .. .. START: ADD 1 MS DELAY 7987 // .. .. .. .. 7988 EMIT_MASKDELAY(0XF8F00200, 1), 7989 // .. .. .. .. FINISH: ADD 1 MS DELAY 7990 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7991 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7992 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7993 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7994 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7995 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7996 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 7997 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 7998 // .. .. .. FINISH: USB0 RESET 7999 // .. .. .. START: USB1 RESET 8000 // .. .. .. .. START: DIR MODE BANK 0 8001 // .. .. .. .. FINISH: DIR MODE BANK 0 8002 // .. .. .. .. START: DIR MODE BANK 1 8003 // .. .. .. .. FINISH: DIR MODE BANK 1 8004 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8005 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8006 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8007 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8008 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8009 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8010 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8011 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8012 // .. .. .. .. START: OUTPUT ENABLE BANK 0 8013 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 8014 // .. .. .. .. START: OUTPUT ENABLE BANK 1 8015 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 8016 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8017 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8018 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8019 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8020 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8021 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8022 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8023 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8024 // .. .. .. .. START: ADD 1 MS DELAY 8025 // .. .. .. .. 8026 EMIT_MASKDELAY(0XF8F00200, 1), 8027 // .. .. .. .. FINISH: ADD 1 MS DELAY 8028 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8029 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8030 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8031 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8032 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8033 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8034 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8035 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8036 // .. .. .. FINISH: USB1 RESET 8037 // .. .. FINISH: USB RESET 8038 // .. .. START: ENET RESET 8039 // .. .. .. START: ENET0 RESET 8040 // .. .. .. .. START: DIR MODE BANK 0 8041 // .. .. .. .. FINISH: DIR MODE BANK 0 8042 // .. .. .. .. START: DIR MODE BANK 1 8043 // .. .. .. .. FINISH: DIR MODE BANK 1 8044 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8045 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8046 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8047 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8048 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8049 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8050 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8051 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8052 // .. .. .. .. START: OUTPUT ENABLE BANK 0 8053 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 8054 // .. .. .. .. START: OUTPUT ENABLE BANK 1 8055 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 8056 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8057 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8058 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8059 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8060 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8061 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8062 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8063 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8064 // .. .. .. .. START: ADD 1 MS DELAY 8065 // .. .. .. .. 8066 EMIT_MASKDELAY(0XF8F00200, 1), 8067 // .. .. .. .. FINISH: ADD 1 MS DELAY 8068 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8069 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8070 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8071 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8072 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8073 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8074 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8075 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8076 // .. .. .. FINISH: ENET0 RESET 8077 // .. .. .. START: ENET1 RESET 8078 // .. .. .. .. START: DIR MODE BANK 0 8079 // .. .. .. .. FINISH: DIR MODE BANK 0 8080 // .. .. .. .. START: DIR MODE BANK 1 8081 // .. .. .. .. FINISH: DIR MODE BANK 1 8082 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8083 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8084 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8085 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8086 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8087 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8088 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8089 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8090 // .. .. .. .. START: OUTPUT ENABLE BANK 0 8091 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 8092 // .. .. .. .. START: OUTPUT ENABLE BANK 1 8093 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 8094 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8095 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8096 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8097 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8098 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8099 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8100 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8101 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8102 // .. .. .. .. START: ADD 1 MS DELAY 8103 // .. .. .. .. 8104 EMIT_MASKDELAY(0XF8F00200, 1), 8105 // .. .. .. .. FINISH: ADD 1 MS DELAY 8106 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8107 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8108 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8109 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8110 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8111 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8112 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8113 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8114 // .. .. .. FINISH: ENET1 RESET 8115 // .. .. FINISH: ENET RESET 8116 // .. .. START: I2C RESET 8117 // .. .. .. START: I2C0 RESET 8118 // .. .. .. .. START: DIR MODE GPIO BANK0 8119 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 8120 // .. .. .. .. START: DIR MODE GPIO BANK1 8121 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 8122 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8123 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8124 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8125 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8126 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8127 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8128 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8129 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8130 // .. .. .. .. START: OUTPUT ENABLE 8131 // .. .. .. .. FINISH: OUTPUT ENABLE 8132 // .. .. .. .. START: OUTPUT ENABLE 8133 // .. .. .. .. FINISH: OUTPUT ENABLE 8134 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8135 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8136 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8137 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8138 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8139 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8140 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8141 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8142 // .. .. .. .. START: ADD 1 MS DELAY 8143 // .. .. .. .. 8144 EMIT_MASKDELAY(0XF8F00200, 1), 8145 // .. .. .. .. FINISH: ADD 1 MS DELAY 8146 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8147 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8148 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8149 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8150 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8151 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8152 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8153 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8154 // .. .. .. FINISH: I2C0 RESET 8155 // .. .. .. START: I2C1 RESET 8156 // .. .. .. .. START: DIR MODE GPIO BANK0 8157 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 8158 // .. .. .. .. START: DIR MODE GPIO BANK1 8159 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 8160 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8161 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8162 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8163 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8164 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8165 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8166 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8167 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8168 // .. .. .. .. START: OUTPUT ENABLE 8169 // .. .. .. .. FINISH: OUTPUT ENABLE 8170 // .. .. .. .. START: OUTPUT ENABLE 8171 // .. .. .. .. FINISH: OUTPUT ENABLE 8172 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8173 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8174 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8175 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8176 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8177 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8178 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8179 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8180 // .. .. .. .. START: ADD 1 MS DELAY 8181 // .. .. .. .. 8182 EMIT_MASKDELAY(0XF8F00200, 1), 8183 // .. .. .. .. FINISH: ADD 1 MS DELAY 8184 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8185 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8186 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8187 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8188 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8189 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8190 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8191 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8192 // .. .. .. FINISH: I2C1 RESET 8193 // .. .. FINISH: I2C RESET 8194 // .. .. START: NOR CHIP SELECT 8195 // .. .. .. START: DIR MODE BANK 0 8196 // .. .. .. FINISH: DIR MODE BANK 0 8197 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8198 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8199 // .. .. .. START: OUTPUT ENABLE BANK 0 8200 // .. .. .. FINISH: OUTPUT ENABLE BANK 0 8201 // .. .. FINISH: NOR CHIP SELECT 8202 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE 8203 // FINISH: top 8204 // 8205 EMIT_EXIT(), 8206 8207 // 8208 }; 8209 8210 unsigned long ps7_post_config_2_0[] = { 8211 // START: top 8212 // .. START: SLCR SETTINGS 8213 // .. UNLOCK_KEY = 0XDF0D 8214 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 8215 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 8216 // .. 8217 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 8218 // .. FINISH: SLCR SETTINGS 8219 // .. START: ENABLING LEVEL SHIFTER 8220 // .. USER_INP_ICT_EN_0 = 3 8221 // .. ==> 0XF8000900[1:0] = 0x00000003U 8222 // .. ==> MASK : 0x00000003U VAL : 0x00000003U 8223 // .. USER_INP_ICT_EN_1 = 3 8224 // .. ==> 0XF8000900[3:2] = 0x00000003U 8225 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU 8226 // .. 8227 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU), 8228 // .. FINISH: ENABLING LEVEL SHIFTER 8229 // .. START: FPGA RESETS TO 0 8230 // .. reserved_3 = 0 8231 // .. ==> 0XF8000240[31:25] = 0x00000000U 8232 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U 8233 // .. FPGA_ACP_RST = 0 8234 // .. ==> 0XF8000240[24:24] = 0x00000000U 8235 // .. ==> MASK : 0x01000000U VAL : 0x00000000U 8236 // .. FPGA_AXDS3_RST = 0 8237 // .. ==> 0XF8000240[23:23] = 0x00000000U 8238 // .. ==> MASK : 0x00800000U VAL : 0x00000000U 8239 // .. FPGA_AXDS2_RST = 0 8240 // .. ==> 0XF8000240[22:22] = 0x00000000U 8241 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 8242 // .. FPGA_AXDS1_RST = 0 8243 // .. ==> 0XF8000240[21:21] = 0x00000000U 8244 // .. ==> MASK : 0x00200000U VAL : 0x00000000U 8245 // .. FPGA_AXDS0_RST = 0 8246 // .. ==> 0XF8000240[20:20] = 0x00000000U 8247 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 8248 // .. reserved_2 = 0 8249 // .. ==> 0XF8000240[19:18] = 0x00000000U 8250 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U 8251 // .. FSSW1_FPGA_RST = 0 8252 // .. ==> 0XF8000240[17:17] = 0x00000000U 8253 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 8254 // .. FSSW0_FPGA_RST = 0 8255 // .. ==> 0XF8000240[16:16] = 0x00000000U 8256 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 8257 // .. reserved_1 = 0 8258 // .. ==> 0XF8000240[15:14] = 0x00000000U 8259 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U 8260 // .. FPGA_FMSW1_RST = 0 8261 // .. ==> 0XF8000240[13:13] = 0x00000000U 8262 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 8263 // .. FPGA_FMSW0_RST = 0 8264 // .. ==> 0XF8000240[12:12] = 0x00000000U 8265 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 8266 // .. FPGA_DMA3_RST = 0 8267 // .. ==> 0XF8000240[11:11] = 0x00000000U 8268 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 8269 // .. FPGA_DMA2_RST = 0 8270 // .. ==> 0XF8000240[10:10] = 0x00000000U 8271 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 8272 // .. FPGA_DMA1_RST = 0 8273 // .. ==> 0XF8000240[9:9] = 0x00000000U 8274 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 8275 // .. FPGA_DMA0_RST = 0 8276 // .. ==> 0XF8000240[8:8] = 0x00000000U 8277 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 8278 // .. reserved = 0 8279 // .. ==> 0XF8000240[7:4] = 0x00000000U 8280 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U 8281 // .. FPGA3_OUT_RST = 0 8282 // .. ==> 0XF8000240[3:3] = 0x00000000U 8283 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 8284 // .. FPGA2_OUT_RST = 0 8285 // .. ==> 0XF8000240[2:2] = 0x00000000U 8286 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 8287 // .. FPGA1_OUT_RST = 0 8288 // .. ==> 0XF8000240[1:1] = 0x00000000U 8289 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 8290 // .. FPGA0_OUT_RST = 0 8291 // .. ==> 0XF8000240[0:0] = 0x00000000U 8292 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 8293 // .. 8294 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U), 8295 // .. FINISH: FPGA RESETS TO 0 8296 // .. START: AFI REGISTERS 8297 // .. .. START: AFI0 REGISTERS 8298 // .. .. FINISH: AFI0 REGISTERS 8299 // .. .. START: AFI1 REGISTERS 8300 // .. .. FINISH: AFI1 REGISTERS 8301 // .. .. START: AFI2 REGISTERS 8302 // .. .. FINISH: AFI2 REGISTERS 8303 // .. .. START: AFI3 REGISTERS 8304 // .. .. FINISH: AFI3 REGISTERS 8305 // .. FINISH: AFI REGISTERS 8306 // .. START: LOCK IT BACK 8307 // .. LOCK_KEY = 0X767B 8308 // .. ==> 0XF8000004[15:0] = 0x0000767BU 8309 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 8310 // .. 8311 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 8312 // .. FINISH: LOCK IT BACK 8313 // FINISH: top 8314 // 8315 EMIT_EXIT(), 8316 8317 // 8318 }; 8319 8320 8321 unsigned long ps7_pll_init_data_1_0[] = { 8322 // START: top 8323 // .. START: SLCR SETTINGS 8324 // .. UNLOCK_KEY = 0XDF0D 8325 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 8326 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 8327 // .. 8328 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 8329 // .. FINISH: SLCR SETTINGS 8330 // .. START: PLL SLCR REGISTERS 8331 // .. .. START: ARM PLL INIT 8332 // .. .. PLL_RES = 0x2 8333 // .. .. ==> 0XF8000110[7:4] = 0x00000002U 8334 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 8335 // .. .. PLL_CP = 0x2 8336 // .. .. ==> 0XF8000110[11:8] = 0x00000002U 8337 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8338 // .. .. LOCK_CNT = 0xfa 8339 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU 8340 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U 8341 // .. .. 8342 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U), 8343 // .. .. .. START: UPDATE FB_DIV 8344 // .. .. .. PLL_FDIV = 0x28 8345 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U 8346 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U 8347 // .. .. .. 8348 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U), 8349 // .. .. .. FINISH: UPDATE FB_DIV 8350 // .. .. .. START: BY PASS PLL 8351 // .. .. .. PLL_BYPASS_FORCE = 1 8352 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U 8353 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 8354 // .. .. .. 8355 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U), 8356 // .. .. .. FINISH: BY PASS PLL 8357 // .. .. .. START: ASSERT RESET 8358 // .. .. .. PLL_RESET = 1 8359 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U 8360 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8361 // .. .. .. 8362 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U), 8363 // .. .. .. FINISH: ASSERT RESET 8364 // .. .. .. START: DEASSERT RESET 8365 // .. .. .. PLL_RESET = 0 8366 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U 8367 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8368 // .. .. .. 8369 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U), 8370 // .. .. .. FINISH: DEASSERT RESET 8371 // .. .. .. START: CHECK PLL STATUS 8372 // .. .. .. ARM_PLL_LOCK = 1 8373 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U 8374 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8375 // .. .. .. 8376 EMIT_MASKPOLL(0XF800010C, 0x00000001U), 8377 // .. .. .. FINISH: CHECK PLL STATUS 8378 // .. .. .. START: REMOVE PLL BY PASS 8379 // .. .. .. PLL_BYPASS_FORCE = 0 8380 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U 8381 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8382 // .. .. .. 8383 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U), 8384 // .. .. .. FINISH: REMOVE PLL BY PASS 8385 // .. .. .. SRCSEL = 0x0 8386 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U 8387 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 8388 // .. .. .. DIVISOR = 0x2 8389 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U 8390 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U 8391 // .. .. .. CPU_6OR4XCLKACT = 0x1 8392 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U 8393 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 8394 // .. .. .. CPU_3OR2XCLKACT = 0x1 8395 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U 8396 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U 8397 // .. .. .. CPU_2XCLKACT = 0x1 8398 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U 8399 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 8400 // .. .. .. CPU_1XCLKACT = 0x1 8401 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U 8402 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 8403 // .. .. .. CPU_PERI_CLKACT = 0x1 8404 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U 8405 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 8406 // .. .. .. 8407 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U), 8408 // .. .. FINISH: ARM PLL INIT 8409 // .. .. START: DDR PLL INIT 8410 // .. .. PLL_RES = 0x2 8411 // .. .. ==> 0XF8000114[7:4] = 0x00000002U 8412 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 8413 // .. .. PLL_CP = 0x2 8414 // .. .. ==> 0XF8000114[11:8] = 0x00000002U 8415 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8416 // .. .. LOCK_CNT = 0x12c 8417 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU 8418 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U 8419 // .. .. 8420 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U), 8421 // .. .. .. START: UPDATE FB_DIV 8422 // .. .. .. PLL_FDIV = 0x20 8423 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U 8424 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U 8425 // .. .. .. 8426 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U), 8427 // .. .. .. FINISH: UPDATE FB_DIV 8428 // .. .. .. START: BY PASS PLL 8429 // .. .. .. PLL_BYPASS_FORCE = 1 8430 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U 8431 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 8432 // .. .. .. 8433 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U), 8434 // .. .. .. FINISH: BY PASS PLL 8435 // .. .. .. START: ASSERT RESET 8436 // .. .. .. PLL_RESET = 1 8437 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U 8438 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8439 // .. .. .. 8440 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U), 8441 // .. .. .. FINISH: ASSERT RESET 8442 // .. .. .. START: DEASSERT RESET 8443 // .. .. .. PLL_RESET = 0 8444 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U 8445 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8446 // .. .. .. 8447 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U), 8448 // .. .. .. FINISH: DEASSERT RESET 8449 // .. .. .. START: CHECK PLL STATUS 8450 // .. .. .. DDR_PLL_LOCK = 1 8451 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U 8452 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 8453 // .. .. .. 8454 EMIT_MASKPOLL(0XF800010C, 0x00000002U), 8455 // .. .. .. FINISH: CHECK PLL STATUS 8456 // .. .. .. START: REMOVE PLL BY PASS 8457 // .. .. .. PLL_BYPASS_FORCE = 0 8458 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U 8459 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8460 // .. .. .. 8461 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U), 8462 // .. .. .. FINISH: REMOVE PLL BY PASS 8463 // .. .. .. DDR_3XCLKACT = 0x1 8464 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U 8465 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8466 // .. .. .. DDR_2XCLKACT = 0x1 8467 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U 8468 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 8469 // .. .. .. DDR_3XCLK_DIVISOR = 0x2 8470 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U 8471 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U 8472 // .. .. .. DDR_2XCLK_DIVISOR = 0x3 8473 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U 8474 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U 8475 // .. .. .. 8476 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U), 8477 // .. .. FINISH: DDR PLL INIT 8478 // .. .. START: IO PLL INIT 8479 // .. .. PLL_RES = 0xc 8480 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU 8481 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U 8482 // .. .. PLL_CP = 0x2 8483 // .. .. ==> 0XF8000118[11:8] = 0x00000002U 8484 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8485 // .. .. LOCK_CNT = 0x145 8486 // .. .. ==> 0XF8000118[21:12] = 0x00000145U 8487 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U 8488 // .. .. 8489 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U), 8490 // .. .. .. START: UPDATE FB_DIV 8491 // .. .. .. PLL_FDIV = 0x1e 8492 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU 8493 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U 8494 // .. .. .. 8495 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U), 8496 // .. .. .. FINISH: UPDATE FB_DIV 8497 // .. .. .. START: BY PASS PLL 8498 // .. .. .. PLL_BYPASS_FORCE = 1 8499 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U 8500 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 8501 // .. .. .. 8502 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U), 8503 // .. .. .. FINISH: BY PASS PLL 8504 // .. .. .. START: ASSERT RESET 8505 // .. .. .. PLL_RESET = 1 8506 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U 8507 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8508 // .. .. .. 8509 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U), 8510 // .. .. .. FINISH: ASSERT RESET 8511 // .. .. .. START: DEASSERT RESET 8512 // .. .. .. PLL_RESET = 0 8513 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U 8514 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8515 // .. .. .. 8516 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U), 8517 // .. .. .. FINISH: DEASSERT RESET 8518 // .. .. .. START: CHECK PLL STATUS 8519 // .. .. .. IO_PLL_LOCK = 1 8520 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U 8521 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 8522 // .. .. .. 8523 EMIT_MASKPOLL(0XF800010C, 0x00000004U), 8524 // .. .. .. FINISH: CHECK PLL STATUS 8525 // .. .. .. START: REMOVE PLL BY PASS 8526 // .. .. .. PLL_BYPASS_FORCE = 0 8527 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U 8528 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8529 // .. .. .. 8530 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U), 8531 // .. .. .. FINISH: REMOVE PLL BY PASS 8532 // .. .. FINISH: IO PLL INIT 8533 // .. FINISH: PLL SLCR REGISTERS 8534 // .. START: LOCK IT BACK 8535 // .. LOCK_KEY = 0X767B 8536 // .. ==> 0XF8000004[15:0] = 0x0000767BU 8537 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 8538 // .. 8539 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 8540 // .. FINISH: LOCK IT BACK 8541 // FINISH: top 8542 // 8543 EMIT_EXIT(), 8544 8545 // 8546 }; 8547 8548 unsigned long ps7_clock_init_data_1_0[] = { 8549 // START: top 8550 // .. START: SLCR SETTINGS 8551 // .. UNLOCK_KEY = 0XDF0D 8552 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 8553 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 8554 // .. 8555 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 8556 // .. FINISH: SLCR SETTINGS 8557 // .. START: CLOCK CONTROL SLCR REGISTERS 8558 // .. CLKACT = 0x1 8559 // .. ==> 0XF8000128[0:0] = 0x00000001U 8560 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8561 // .. DIVISOR0 = 0x23 8562 // .. ==> 0XF8000128[13:8] = 0x00000023U 8563 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U 8564 // .. DIVISOR1 = 0x3 8565 // .. ==> 0XF8000128[25:20] = 0x00000003U 8566 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U 8567 // .. 8568 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U), 8569 // .. CLKACT = 0x1 8570 // .. ==> 0XF8000138[0:0] = 0x00000001U 8571 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8572 // .. SRCSEL = 0x0 8573 // .. ==> 0XF8000138[4:4] = 0x00000000U 8574 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 8575 // .. 8576 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U), 8577 // .. CLKACT = 0x1 8578 // .. ==> 0XF8000140[0:0] = 0x00000001U 8579 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8580 // .. SRCSEL = 0x0 8581 // .. ==> 0XF8000140[6:4] = 0x00000000U 8582 // .. ==> MASK : 0x00000070U VAL : 0x00000000U 8583 // .. DIVISOR = 0x8 8584 // .. ==> 0XF8000140[13:8] = 0x00000008U 8585 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U 8586 // .. DIVISOR1 = 0x1 8587 // .. ==> 0XF8000140[25:20] = 0x00000001U 8588 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8589 // .. 8590 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00100801U), 8591 // .. CLKACT = 0x1 8592 // .. ==> 0XF800014C[0:0] = 0x00000001U 8593 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8594 // .. SRCSEL = 0x0 8595 // .. ==> 0XF800014C[5:4] = 0x00000000U 8596 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8597 // .. DIVISOR = 0x5 8598 // .. ==> 0XF800014C[13:8] = 0x00000005U 8599 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 8600 // .. 8601 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U), 8602 // .. CLKACT0 = 0x1 8603 // .. ==> 0XF8000150[0:0] = 0x00000001U 8604 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8605 // .. CLKACT1 = 0x0 8606 // .. ==> 0XF8000150[1:1] = 0x00000000U 8607 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 8608 // .. SRCSEL = 0x0 8609 // .. ==> 0XF8000150[5:4] = 0x00000000U 8610 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8611 // .. DIVISOR = 0x14 8612 // .. ==> 0XF8000150[13:8] = 0x00000014U 8613 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8614 // .. 8615 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U), 8616 // .. CLKACT0 = 0x0 8617 // .. ==> 0XF8000154[0:0] = 0x00000000U 8618 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 8619 // .. CLKACT1 = 0x1 8620 // .. ==> 0XF8000154[1:1] = 0x00000001U 8621 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 8622 // .. SRCSEL = 0x0 8623 // .. ==> 0XF8000154[5:4] = 0x00000000U 8624 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8625 // .. DIVISOR = 0x14 8626 // .. ==> 0XF8000154[13:8] = 0x00000014U 8627 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8628 // .. 8629 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U), 8630 // .. CLKACT = 0x1 8631 // .. ==> 0XF8000168[0:0] = 0x00000001U 8632 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8633 // .. SRCSEL = 0x0 8634 // .. ==> 0XF8000168[5:4] = 0x00000000U 8635 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8636 // .. DIVISOR = 0x5 8637 // .. ==> 0XF8000168[13:8] = 0x00000005U 8638 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 8639 // .. 8640 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U), 8641 // .. SRCSEL = 0x0 8642 // .. ==> 0XF8000170[5:4] = 0x00000000U 8643 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8644 // .. DIVISOR0 = 0xa 8645 // .. ==> 0XF8000170[13:8] = 0x0000000AU 8646 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U 8647 // .. DIVISOR1 = 0x1 8648 // .. ==> 0XF8000170[25:20] = 0x00000001U 8649 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8650 // .. 8651 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U), 8652 // .. SRCSEL = 0x0 8653 // .. ==> 0XF8000180[5:4] = 0x00000000U 8654 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8655 // .. DIVISOR0 = 0x7 8656 // .. ==> 0XF8000180[13:8] = 0x00000007U 8657 // .. ==> MASK : 0x00003F00U VAL : 0x00000700U 8658 // .. DIVISOR1 = 0x1 8659 // .. ==> 0XF8000180[25:20] = 0x00000001U 8660 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8661 // .. 8662 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100700U), 8663 // .. SRCSEL = 0x0 8664 // .. ==> 0XF8000190[5:4] = 0x00000000U 8665 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8666 // .. DIVISOR0 = 0x14 8667 // .. ==> 0XF8000190[13:8] = 0x00000014U 8668 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8669 // .. DIVISOR1 = 0x1 8670 // .. ==> 0XF8000190[25:20] = 0x00000001U 8671 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8672 // .. 8673 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U), 8674 // .. SRCSEL = 0x0 8675 // .. ==> 0XF80001A0[5:4] = 0x00000000U 8676 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8677 // .. DIVISOR0 = 0x14 8678 // .. ==> 0XF80001A0[13:8] = 0x00000014U 8679 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8680 // .. DIVISOR1 = 0x1 8681 // .. ==> 0XF80001A0[25:20] = 0x00000001U 8682 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8683 // .. 8684 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U), 8685 // .. CLK_621_TRUE = 0x1 8686 // .. ==> 0XF80001C4[0:0] = 0x00000001U 8687 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8688 // .. 8689 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U), 8690 // .. DMA_CPU_2XCLKACT = 0x1 8691 // .. ==> 0XF800012C[0:0] = 0x00000001U 8692 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8693 // .. USB0_CPU_1XCLKACT = 0x1 8694 // .. ==> 0XF800012C[2:2] = 0x00000001U 8695 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 8696 // .. USB1_CPU_1XCLKACT = 0x1 8697 // .. ==> 0XF800012C[3:3] = 0x00000001U 8698 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 8699 // .. GEM0_CPU_1XCLKACT = 0x1 8700 // .. ==> 0XF800012C[6:6] = 0x00000001U 8701 // .. ==> MASK : 0x00000040U VAL : 0x00000040U 8702 // .. GEM1_CPU_1XCLKACT = 0x0 8703 // .. ==> 0XF800012C[7:7] = 0x00000000U 8704 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 8705 // .. SDI0_CPU_1XCLKACT = 0x1 8706 // .. ==> 0XF800012C[10:10] = 0x00000001U 8707 // .. ==> MASK : 0x00000400U VAL : 0x00000400U 8708 // .. SDI1_CPU_1XCLKACT = 0x0 8709 // .. ==> 0XF800012C[11:11] = 0x00000000U 8710 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 8711 // .. SPI0_CPU_1XCLKACT = 0x0 8712 // .. ==> 0XF800012C[14:14] = 0x00000000U 8713 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 8714 // .. SPI1_CPU_1XCLKACT = 0x0 8715 // .. ==> 0XF800012C[15:15] = 0x00000000U 8716 // .. ==> MASK : 0x00008000U VAL : 0x00000000U 8717 // .. CAN0_CPU_1XCLKACT = 0x0 8718 // .. ==> 0XF800012C[16:16] = 0x00000000U 8719 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 8720 // .. CAN1_CPU_1XCLKACT = 0x0 8721 // .. ==> 0XF800012C[17:17] = 0x00000000U 8722 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 8723 // .. I2C0_CPU_1XCLKACT = 0x1 8724 // .. ==> 0XF800012C[18:18] = 0x00000001U 8725 // .. ==> MASK : 0x00040000U VAL : 0x00040000U 8726 // .. I2C1_CPU_1XCLKACT = 0x1 8727 // .. ==> 0XF800012C[19:19] = 0x00000001U 8728 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 8729 // .. UART0_CPU_1XCLKACT = 0x0 8730 // .. ==> 0XF800012C[20:20] = 0x00000000U 8731 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 8732 // .. UART1_CPU_1XCLKACT = 0x1 8733 // .. ==> 0XF800012C[21:21] = 0x00000001U 8734 // .. ==> MASK : 0x00200000U VAL : 0x00200000U 8735 // .. GPIO_CPU_1XCLKACT = 0x1 8736 // .. ==> 0XF800012C[22:22] = 0x00000001U 8737 // .. ==> MASK : 0x00400000U VAL : 0x00400000U 8738 // .. LQSPI_CPU_1XCLKACT = 0x1 8739 // .. ==> 0XF800012C[23:23] = 0x00000001U 8740 // .. ==> MASK : 0x00800000U VAL : 0x00800000U 8741 // .. SMC_CPU_1XCLKACT = 0x1 8742 // .. ==> 0XF800012C[24:24] = 0x00000001U 8743 // .. ==> MASK : 0x01000000U VAL : 0x01000000U 8744 // .. 8745 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU), 8746 // .. FINISH: CLOCK CONTROL SLCR REGISTERS 8747 // .. START: THIS SHOULD BE BLANK 8748 // .. FINISH: THIS SHOULD BE BLANK 8749 // .. START: LOCK IT BACK 8750 // .. LOCK_KEY = 0X767B 8751 // .. ==> 0XF8000004[15:0] = 0x0000767BU 8752 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 8753 // .. 8754 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 8755 // .. FINISH: LOCK IT BACK 8756 // FINISH: top 8757 // 8758 EMIT_EXIT(), 8759 8760 // 8761 }; 8762 8763 unsigned long ps7_ddr_init_data_1_0[] = { 8764 // START: top 8765 // .. START: DDR INITIALIZATION 8766 // .. .. START: LOCK DDR 8767 // .. .. reg_ddrc_soft_rstb = 0 8768 // .. .. ==> 0XF8006000[0:0] = 0x00000000U 8769 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8770 // .. .. reg_ddrc_powerdown_en = 0x0 8771 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 8772 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 8773 // .. .. reg_ddrc_data_bus_width = 0x0 8774 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 8775 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 8776 // .. .. reg_ddrc_burst8_refresh = 0x0 8777 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 8778 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 8779 // .. .. reg_ddrc_rdwr_idle_gap = 0x1 8780 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 8781 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 8782 // .. .. reg_ddrc_dis_rd_bypass = 0x0 8783 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 8784 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 8785 // .. .. reg_ddrc_dis_act_bypass = 0x0 8786 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 8787 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 8788 // .. .. reg_ddrc_dis_auto_refresh = 0x0 8789 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 8790 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 8791 // .. .. 8792 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U), 8793 // .. .. FINISH: LOCK DDR 8794 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81 8795 // .. .. ==> 0XF8006004[11:0] = 0x00000081U 8796 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U 8797 // .. .. reg_ddrc_active_ranks = 0x1 8798 // .. .. ==> 0XF8006004[13:12] = 0x00000001U 8799 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U 8800 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 8801 // .. .. ==> 0XF8006004[18:14] = 0x00000000U 8802 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U 8803 // .. .. reg_ddrc_wr_odt_block = 0x1 8804 // .. .. ==> 0XF8006004[20:19] = 0x00000001U 8805 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U 8806 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0 8807 // .. .. ==> 0XF8006004[21:21] = 0x00000000U 8808 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 8809 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0 8810 // .. .. ==> 0XF8006004[26:22] = 0x00000000U 8811 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U 8812 // .. .. reg_ddrc_addrmap_open_bank = 0x0 8813 // .. .. ==> 0XF8006004[27:27] = 0x00000000U 8814 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 8815 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0 8816 // .. .. ==> 0XF8006004[28:28] = 0x00000000U 8817 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 8818 // .. .. 8819 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U), 8820 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf 8821 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU 8822 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU 8823 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf 8824 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU 8825 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U 8826 // .. .. reg_ddrc_hpr_xact_run_length = 0xf 8827 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU 8828 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U 8829 // .. .. 8830 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU), 8831 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 8832 // .. .. ==> 0XF800600C[10:0] = 0x00000001U 8833 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 8834 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 8835 // .. .. ==> 0XF800600C[21:11] = 0x00000002U 8836 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U 8837 // .. .. reg_ddrc_lpr_xact_run_length = 0x8 8838 // .. .. ==> 0XF800600C[25:22] = 0x00000008U 8839 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U 8840 // .. .. 8841 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U), 8842 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 8843 // .. .. ==> 0XF8006010[10:0] = 0x00000001U 8844 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 8845 // .. .. reg_ddrc_w_xact_run_length = 0x8 8846 // .. .. ==> 0XF8006010[14:11] = 0x00000008U 8847 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U 8848 // .. .. reg_ddrc_w_max_starve_x32 = 0x2 8849 // .. .. ==> 0XF8006010[25:15] = 0x00000002U 8850 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U 8851 // .. .. 8852 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U), 8853 // .. .. reg_ddrc_t_rc = 0x1b 8854 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU 8855 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU 8856 // .. .. reg_ddrc_t_rfc_min = 0x56 8857 // .. .. ==> 0XF8006014[13:6] = 0x00000056U 8858 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U 8859 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 8860 // .. .. ==> 0XF8006014[20:14] = 0x00000010U 8861 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U 8862 // .. .. 8863 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU), 8864 // .. .. reg_ddrc_wr2pre = 0x12 8865 // .. .. ==> 0XF8006018[4:0] = 0x00000012U 8866 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U 8867 // .. .. reg_ddrc_powerdown_to_x32 = 0x6 8868 // .. .. ==> 0XF8006018[9:5] = 0x00000006U 8869 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U 8870 // .. .. reg_ddrc_t_faw = 0x18 8871 // .. .. ==> 0XF8006018[15:10] = 0x00000018U 8872 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00006000U 8873 // .. .. reg_ddrc_t_ras_max = 0x24 8874 // .. .. ==> 0XF8006018[21:16] = 0x00000024U 8875 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U 8876 // .. .. reg_ddrc_t_ras_min = 0x14 8877 // .. .. ==> 0XF8006018[26:22] = 0x00000014U 8878 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U 8879 // .. .. reg_ddrc_t_cke = 0x4 8880 // .. .. ==> 0XF8006018[31:28] = 0x00000004U 8881 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U 8882 // .. .. 8883 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452460D2U), 8884 // .. .. reg_ddrc_write_latency = 0x5 8885 // .. .. ==> 0XF800601C[4:0] = 0x00000005U 8886 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U 8887 // .. .. reg_ddrc_rd2wr = 0x7 8888 // .. .. ==> 0XF800601C[9:5] = 0x00000007U 8889 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U 8890 // .. .. reg_ddrc_wr2rd = 0xe 8891 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU 8892 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U 8893 // .. .. reg_ddrc_t_xp = 0x4 8894 // .. .. ==> 0XF800601C[19:15] = 0x00000004U 8895 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U 8896 // .. .. reg_ddrc_pad_pd = 0x0 8897 // .. .. ==> 0XF800601C[22:20] = 0x00000000U 8898 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U 8899 // .. .. reg_ddrc_rd2pre = 0x4 8900 // .. .. ==> 0XF800601C[27:23] = 0x00000004U 8901 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U 8902 // .. .. reg_ddrc_t_rcd = 0x7 8903 // .. .. ==> 0XF800601C[31:28] = 0x00000007U 8904 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 8905 // .. .. 8906 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U), 8907 // .. .. reg_ddrc_t_ccd = 0x4 8908 // .. .. ==> 0XF8006020[4:2] = 0x00000004U 8909 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U 8910 // .. .. reg_ddrc_t_rrd = 0x6 8911 // .. .. ==> 0XF8006020[7:5] = 0x00000006U 8912 // .. .. ==> MASK : 0x000000E0U VAL : 0x000000C0U 8913 // .. .. reg_ddrc_refresh_margin = 0x2 8914 // .. .. ==> 0XF8006020[11:8] = 0x00000002U 8915 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8916 // .. .. reg_ddrc_t_rp = 0x7 8917 // .. .. ==> 0XF8006020[15:12] = 0x00000007U 8918 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U 8919 // .. .. reg_ddrc_refresh_to_x32 = 0x8 8920 // .. .. ==> 0XF8006020[20:16] = 0x00000008U 8921 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U 8922 // .. .. reg_ddrc_sdram = 0x1 8923 // .. .. ==> 0XF8006020[21:21] = 0x00000001U 8924 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U 8925 // .. .. reg_ddrc_mobile = 0x0 8926 // .. .. ==> 0XF8006020[22:22] = 0x00000000U 8927 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 8928 // .. .. reg_ddrc_clock_stop_en = 0x0 8929 // .. .. ==> 0XF8006020[23:23] = 0x00000000U 8930 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 8931 // .. .. reg_ddrc_read_latency = 0x7 8932 // .. .. ==> 0XF8006020[28:24] = 0x00000007U 8933 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U 8934 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1 8935 // .. .. ==> 0XF8006020[29:29] = 0x00000001U 8936 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U 8937 // .. .. reg_ddrc_dis_pad_pd = 0x0 8938 // .. .. ==> 0XF8006020[30:30] = 0x00000000U 8939 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 8940 // .. .. reg_ddrc_loopback = 0x0 8941 // .. .. ==> 0XF8006020[31:31] = 0x00000000U 8942 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 8943 // .. .. 8944 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x272872D0U), 8945 // .. .. reg_ddrc_en_2t_timing_mode = 0x0 8946 // .. .. ==> 0XF8006024[0:0] = 0x00000000U 8947 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8948 // .. .. reg_ddrc_prefer_write = 0x0 8949 // .. .. ==> 0XF8006024[1:1] = 0x00000000U 8950 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 8951 // .. .. reg_ddrc_max_rank_rd = 0xf 8952 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU 8953 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU 8954 // .. .. reg_ddrc_mr_wr = 0x0 8955 // .. .. ==> 0XF8006024[6:6] = 0x00000000U 8956 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 8957 // .. .. reg_ddrc_mr_addr = 0x0 8958 // .. .. ==> 0XF8006024[8:7] = 0x00000000U 8959 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U 8960 // .. .. reg_ddrc_mr_data = 0x0 8961 // .. .. ==> 0XF8006024[24:9] = 0x00000000U 8962 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U 8963 // .. .. ddrc_reg_mr_wr_busy = 0x0 8964 // .. .. ==> 0XF8006024[25:25] = 0x00000000U 8965 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 8966 // .. .. reg_ddrc_mr_type = 0x0 8967 // .. .. ==> 0XF8006024[26:26] = 0x00000000U 8968 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 8969 // .. .. reg_ddrc_mr_rdata_valid = 0x0 8970 // .. .. ==> 0XF8006024[27:27] = 0x00000000U 8971 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 8972 // .. .. 8973 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU), 8974 // .. .. reg_ddrc_final_wait_x32 = 0x7 8975 // .. .. ==> 0XF8006028[6:0] = 0x00000007U 8976 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U 8977 // .. .. reg_ddrc_pre_ocd_x32 = 0x0 8978 // .. .. ==> 0XF8006028[10:7] = 0x00000000U 8979 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U 8980 // .. .. reg_ddrc_t_mrd = 0x4 8981 // .. .. ==> 0XF8006028[13:11] = 0x00000004U 8982 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U 8983 // .. .. 8984 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U), 8985 // .. .. reg_ddrc_emr2 = 0x8 8986 // .. .. ==> 0XF800602C[15:0] = 0x00000008U 8987 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U 8988 // .. .. reg_ddrc_emr3 = 0x0 8989 // .. .. ==> 0XF800602C[31:16] = 0x00000000U 8990 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U 8991 // .. .. 8992 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U), 8993 // .. .. reg_ddrc_mr = 0x930 8994 // .. .. ==> 0XF8006030[15:0] = 0x00000930U 8995 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U 8996 // .. .. reg_ddrc_emr = 0x4 8997 // .. .. ==> 0XF8006030[31:16] = 0x00000004U 8998 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U 8999 // .. .. 9000 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U), 9001 // .. .. reg_ddrc_burst_rdwr = 0x4 9002 // .. .. ==> 0XF8006034[3:0] = 0x00000004U 9003 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U 9004 // .. .. reg_ddrc_pre_cke_x1024 = 0x105 9005 // .. .. ==> 0XF8006034[13:4] = 0x00000105U 9006 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U 9007 // .. .. reg_ddrc_post_cke_x1024 = 0x1 9008 // .. .. ==> 0XF8006034[25:16] = 0x00000001U 9009 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U 9010 // .. .. reg_ddrc_burstchop = 0x0 9011 // .. .. ==> 0XF8006034[28:28] = 0x00000000U 9012 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 9013 // .. .. 9014 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U), 9015 // .. .. reg_ddrc_force_low_pri_n = 0x0 9016 // .. .. ==> 0XF8006038[0:0] = 0x00000000U 9017 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9018 // .. .. reg_ddrc_dis_dq = 0x0 9019 // .. .. ==> 0XF8006038[1:1] = 0x00000000U 9020 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9021 // .. .. reg_phy_debug_mode = 0x0 9022 // .. .. ==> 0XF8006038[6:6] = 0x00000000U 9023 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 9024 // .. .. reg_phy_wr_level_start = 0x0 9025 // .. .. ==> 0XF8006038[7:7] = 0x00000000U 9026 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 9027 // .. .. reg_phy_rd_level_start = 0x0 9028 // .. .. ==> 0XF8006038[8:8] = 0x00000000U 9029 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 9030 // .. .. reg_phy_dq0_wait_t = 0x0 9031 // .. .. ==> 0XF8006038[12:9] = 0x00000000U 9032 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U 9033 // .. .. 9034 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U), 9035 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7 9036 // .. .. ==> 0XF800603C[3:0] = 0x00000007U 9037 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U 9038 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7 9039 // .. .. ==> 0XF800603C[7:4] = 0x00000007U 9040 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U 9041 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7 9042 // .. .. ==> 0XF800603C[11:8] = 0x00000007U 9043 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U 9044 // .. .. reg_ddrc_addrmap_col_b5 = 0x0 9045 // .. .. ==> 0XF800603C[15:12] = 0x00000000U 9046 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 9047 // .. .. reg_ddrc_addrmap_col_b6 = 0x0 9048 // .. .. ==> 0XF800603C[19:16] = 0x00000000U 9049 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 9050 // .. .. 9051 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U), 9052 // .. .. reg_ddrc_addrmap_col_b2 = 0x0 9053 // .. .. ==> 0XF8006040[3:0] = 0x00000000U 9054 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 9055 // .. .. reg_ddrc_addrmap_col_b3 = 0x0 9056 // .. .. ==> 0XF8006040[7:4] = 0x00000000U 9057 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9058 // .. .. reg_ddrc_addrmap_col_b4 = 0x0 9059 // .. .. ==> 0XF8006040[11:8] = 0x00000000U 9060 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 9061 // .. .. reg_ddrc_addrmap_col_b7 = 0x0 9062 // .. .. ==> 0XF8006040[15:12] = 0x00000000U 9063 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 9064 // .. .. reg_ddrc_addrmap_col_b8 = 0x0 9065 // .. .. ==> 0XF8006040[19:16] = 0x00000000U 9066 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 9067 // .. .. reg_ddrc_addrmap_col_b9 = 0xf 9068 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU 9069 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 9070 // .. .. reg_ddrc_addrmap_col_b10 = 0xf 9071 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU 9072 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 9073 // .. .. reg_ddrc_addrmap_col_b11 = 0xf 9074 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU 9075 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U 9076 // .. .. 9077 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U), 9078 // .. .. reg_ddrc_addrmap_row_b0 = 0x6 9079 // .. .. ==> 0XF8006044[3:0] = 0x00000006U 9080 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U 9081 // .. .. reg_ddrc_addrmap_row_b1 = 0x6 9082 // .. .. ==> 0XF8006044[7:4] = 0x00000006U 9083 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U 9084 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 9085 // .. .. ==> 0XF8006044[11:8] = 0x00000006U 9086 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U 9087 // .. .. reg_ddrc_addrmap_row_b12 = 0x6 9088 // .. .. ==> 0XF8006044[15:12] = 0x00000006U 9089 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 9090 // .. .. reg_ddrc_addrmap_row_b13 = 0x6 9091 // .. .. ==> 0XF8006044[19:16] = 0x00000006U 9092 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 9093 // .. .. reg_ddrc_addrmap_row_b14 = 0xf 9094 // .. .. ==> 0XF8006044[23:20] = 0x0000000FU 9095 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 9096 // .. .. reg_ddrc_addrmap_row_b15 = 0xf 9097 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU 9098 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 9099 // .. .. 9100 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0FF66666U), 9101 // .. .. reg_ddrc_rank0_rd_odt = 0x0 9102 // .. .. ==> 0XF8006048[2:0] = 0x00000000U 9103 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 9104 // .. .. reg_ddrc_rank0_wr_odt = 0x1 9105 // .. .. ==> 0XF8006048[5:3] = 0x00000001U 9106 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U 9107 // .. .. reg_ddrc_rank1_rd_odt = 0x1 9108 // .. .. ==> 0XF8006048[8:6] = 0x00000001U 9109 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U 9110 // .. .. reg_ddrc_rank1_wr_odt = 0x1 9111 // .. .. ==> 0XF8006048[11:9] = 0x00000001U 9112 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U 9113 // .. .. reg_phy_rd_local_odt = 0x0 9114 // .. .. ==> 0XF8006048[13:12] = 0x00000000U 9115 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U 9116 // .. .. reg_phy_wr_local_odt = 0x3 9117 // .. .. ==> 0XF8006048[15:14] = 0x00000003U 9118 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U 9119 // .. .. reg_phy_idle_local_odt = 0x3 9120 // .. .. ==> 0XF8006048[17:16] = 0x00000003U 9121 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U 9122 // .. .. reg_ddrc_rank2_rd_odt = 0x0 9123 // .. .. ==> 0XF8006048[20:18] = 0x00000000U 9124 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U 9125 // .. .. reg_ddrc_rank2_wr_odt = 0x0 9126 // .. .. ==> 0XF8006048[23:21] = 0x00000000U 9127 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U 9128 // .. .. reg_ddrc_rank3_rd_odt = 0x0 9129 // .. .. ==> 0XF8006048[26:24] = 0x00000000U 9130 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U 9131 // .. .. reg_ddrc_rank3_wr_odt = 0x0 9132 // .. .. ==> 0XF8006048[29:27] = 0x00000000U 9133 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U 9134 // .. .. 9135 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U), 9136 // .. .. reg_phy_rd_cmd_to_data = 0x0 9137 // .. .. ==> 0XF8006050[3:0] = 0x00000000U 9138 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 9139 // .. .. reg_phy_wr_cmd_to_data = 0x0 9140 // .. .. ==> 0XF8006050[7:4] = 0x00000000U 9141 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9142 // .. .. reg_phy_rdc_we_to_re_delay = 0x8 9143 // .. .. ==> 0XF8006050[11:8] = 0x00000008U 9144 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U 9145 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0 9146 // .. .. ==> 0XF8006050[15:15] = 0x00000000U 9147 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 9148 // .. .. reg_phy_use_fixed_re = 0x1 9149 // .. .. ==> 0XF8006050[16:16] = 0x00000001U 9150 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 9151 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 9152 // .. .. ==> 0XF8006050[17:17] = 0x00000000U 9153 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9154 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 9155 // .. .. ==> 0XF8006050[18:18] = 0x00000000U 9156 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9157 // .. .. reg_phy_clk_stall_level = 0x0 9158 // .. .. ==> 0XF8006050[19:19] = 0x00000000U 9159 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9160 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 9161 // .. .. ==> 0XF8006050[27:24] = 0x00000007U 9162 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U 9163 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 9164 // .. .. ==> 0XF8006050[31:28] = 0x00000007U 9165 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 9166 // .. .. 9167 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U), 9168 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1 9169 // .. .. ==> 0XF8006058[7:0] = 0x00000001U 9170 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U 9171 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1 9172 // .. .. ==> 0XF8006058[15:8] = 0x00000001U 9173 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U 9174 // .. .. reg_ddrc_dis_dll_calib = 0x0 9175 // .. .. ==> 0XF8006058[16:16] = 0x00000000U 9176 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9177 // .. .. 9178 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U), 9179 // .. .. reg_ddrc_rd_odt_delay = 0x3 9180 // .. .. ==> 0XF800605C[3:0] = 0x00000003U 9181 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U 9182 // .. .. reg_ddrc_wr_odt_delay = 0x0 9183 // .. .. ==> 0XF800605C[7:4] = 0x00000000U 9184 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9185 // .. .. reg_ddrc_rd_odt_hold = 0x0 9186 // .. .. ==> 0XF800605C[11:8] = 0x00000000U 9187 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 9188 // .. .. reg_ddrc_wr_odt_hold = 0x5 9189 // .. .. ==> 0XF800605C[15:12] = 0x00000005U 9190 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U 9191 // .. .. 9192 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U), 9193 // .. .. reg_ddrc_pageclose = 0x0 9194 // .. .. ==> 0XF8006060[0:0] = 0x00000000U 9195 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9196 // .. .. reg_ddrc_lpr_num_entries = 0x1f 9197 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU 9198 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU 9199 // .. .. reg_ddrc_auto_pre_en = 0x0 9200 // .. .. ==> 0XF8006060[7:7] = 0x00000000U 9201 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 9202 // .. .. reg_ddrc_refresh_update_level = 0x0 9203 // .. .. ==> 0XF8006060[8:8] = 0x00000000U 9204 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 9205 // .. .. reg_ddrc_dis_wc = 0x0 9206 // .. .. ==> 0XF8006060[9:9] = 0x00000000U 9207 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 9208 // .. .. reg_ddrc_dis_collision_page_opt = 0x0 9209 // .. .. ==> 0XF8006060[10:10] = 0x00000000U 9210 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9211 // .. .. reg_ddrc_selfref_en = 0x0 9212 // .. .. ==> 0XF8006060[12:12] = 0x00000000U 9213 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U 9214 // .. .. 9215 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU), 9216 // .. .. reg_ddrc_go2critical_hysteresis = 0x0 9217 // .. .. ==> 0XF8006064[12:5] = 0x00000000U 9218 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U 9219 // .. .. reg_arb_go2critical_en = 0x1 9220 // .. .. ==> 0XF8006064[17:17] = 0x00000001U 9221 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U 9222 // .. .. 9223 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U), 9224 // .. .. reg_ddrc_wrlvl_ww = 0x41 9225 // .. .. ==> 0XF8006068[7:0] = 0x00000041U 9226 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U 9227 // .. .. reg_ddrc_rdlvl_rr = 0x41 9228 // .. .. ==> 0XF8006068[15:8] = 0x00000041U 9229 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U 9230 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28 9231 // .. .. ==> 0XF8006068[25:16] = 0x00000028U 9232 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U 9233 // .. .. 9234 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U), 9235 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 9236 // .. .. ==> 0XF800606C[7:0] = 0x00000010U 9237 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U 9238 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 9239 // .. .. ==> 0XF800606C[15:8] = 0x00000016U 9240 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U 9241 // .. .. 9242 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U), 9243 // .. .. refresh_timer0_start_value_x32 = 0x0 9244 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U 9245 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U 9246 // .. .. refresh_timer1_start_value_x32 = 0x8 9247 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U 9248 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U 9249 // .. .. 9250 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U), 9251 // .. .. reg_ddrc_dis_auto_zq = 0x0 9252 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U 9253 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9254 // .. .. reg_ddrc_ddr3 = 0x1 9255 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U 9256 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 9257 // .. .. reg_ddrc_t_mod = 0x200 9258 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U 9259 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U 9260 // .. .. reg_ddrc_t_zq_long_nop = 0x200 9261 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U 9262 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U 9263 // .. .. reg_ddrc_t_zq_short_nop = 0x40 9264 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U 9265 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U 9266 // .. .. 9267 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U), 9268 // .. .. t_zq_short_interval_x1024 = 0xcb73 9269 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U 9270 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U 9271 // .. .. dram_rstn_x1024 = 0x69 9272 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U 9273 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U 9274 // .. .. 9275 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U), 9276 // .. .. deeppowerdown_en = 0x0 9277 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U 9278 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9279 // .. .. deeppowerdown_to_x1024 = 0xff 9280 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU 9281 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU 9282 // .. .. 9283 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU), 9284 // .. .. dfi_wrlvl_max_x1024 = 0xfff 9285 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU 9286 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU 9287 // .. .. dfi_rdlvl_max_x1024 = 0xfff 9288 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU 9289 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U 9290 // .. .. ddrc_reg_twrlvl_max_error = 0x0 9291 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U 9292 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 9293 // .. .. ddrc_reg_trdlvl_max_error = 0x0 9294 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U 9295 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 9296 // .. .. reg_ddrc_dfi_wr_level_en = 0x1 9297 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U 9298 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 9299 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 9300 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U 9301 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 9302 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 9303 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U 9304 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 9305 // .. .. 9306 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU), 9307 // .. .. reg_ddrc_2t_delay = 0x0 9308 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U 9309 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U 9310 // .. .. reg_ddrc_skip_ocd = 0x1 9311 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U 9312 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U 9313 // .. .. reg_ddrc_dis_pre_bypass = 0x0 9314 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U 9315 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9316 // .. .. 9317 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U), 9318 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6 9319 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U 9320 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U 9321 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 9322 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U 9323 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U 9324 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 9325 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U 9326 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U 9327 // .. .. 9328 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U), 9329 // .. .. START: RESET ECC ERROR 9330 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 9331 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U 9332 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9333 // .. .. Clear_Correctable_DRAM_ECC_error = 1 9334 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U 9335 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 9336 // .. .. 9337 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U), 9338 // .. .. FINISH: RESET ECC ERROR 9339 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 9340 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U 9341 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9342 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0 9343 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U 9344 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9345 // .. .. 9346 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U), 9347 // .. .. CORR_ECC_LOG_VALID = 0x0 9348 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U 9349 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9350 // .. .. ECC_CORRECTED_BIT_NUM = 0x0 9351 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U 9352 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U 9353 // .. .. 9354 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U), 9355 // .. .. UNCORR_ECC_LOG_VALID = 0x0 9356 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U 9357 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9358 // .. .. 9359 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U), 9360 // .. .. STAT_NUM_CORR_ERR = 0x0 9361 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U 9362 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U 9363 // .. .. STAT_NUM_UNCORR_ERR = 0x0 9364 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U 9365 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U 9366 // .. .. 9367 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U), 9368 // .. .. reg_ddrc_ecc_mode = 0x0 9369 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U 9370 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 9371 // .. .. reg_ddrc_dis_scrub = 0x1 9372 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U 9373 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 9374 // .. .. 9375 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U), 9376 // .. .. reg_phy_dif_on = 0x0 9377 // .. .. ==> 0XF8006114[3:0] = 0x00000000U 9378 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 9379 // .. .. reg_phy_dif_off = 0x0 9380 // .. .. ==> 0XF8006114[7:4] = 0x00000000U 9381 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9382 // .. .. 9383 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U), 9384 // .. .. reg_phy_data_slice_in_use = 0x1 9385 // .. .. ==> 0XF8006118[0:0] = 0x00000001U 9386 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9387 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9388 // .. .. ==> 0XF8006118[1:1] = 0x00000000U 9389 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9390 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9391 // .. .. ==> 0XF8006118[2:2] = 0x00000000U 9392 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9393 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9394 // .. .. ==> 0XF8006118[3:3] = 0x00000000U 9395 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9396 // .. .. reg_phy_board_lpbk_tx = 0x0 9397 // .. .. ==> 0XF8006118[4:4] = 0x00000000U 9398 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9399 // .. .. reg_phy_board_lpbk_rx = 0x0 9400 // .. .. ==> 0XF8006118[5:5] = 0x00000000U 9401 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9402 // .. .. reg_phy_bist_shift_dq = 0x0 9403 // .. .. ==> 0XF8006118[14:6] = 0x00000000U 9404 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9405 // .. .. reg_phy_bist_err_clr = 0x0 9406 // .. .. ==> 0XF8006118[23:15] = 0x00000000U 9407 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9408 // .. .. reg_phy_dq_offset = 0x40 9409 // .. .. ==> 0XF8006118[30:24] = 0x00000040U 9410 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9411 // .. .. 9412 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U), 9413 // .. .. reg_phy_data_slice_in_use = 0x1 9414 // .. .. ==> 0XF800611C[0:0] = 0x00000001U 9415 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9416 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9417 // .. .. ==> 0XF800611C[1:1] = 0x00000000U 9418 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9419 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9420 // .. .. ==> 0XF800611C[2:2] = 0x00000000U 9421 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9422 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9423 // .. .. ==> 0XF800611C[3:3] = 0x00000000U 9424 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9425 // .. .. reg_phy_board_lpbk_tx = 0x0 9426 // .. .. ==> 0XF800611C[4:4] = 0x00000000U 9427 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9428 // .. .. reg_phy_board_lpbk_rx = 0x0 9429 // .. .. ==> 0XF800611C[5:5] = 0x00000000U 9430 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9431 // .. .. reg_phy_bist_shift_dq = 0x0 9432 // .. .. ==> 0XF800611C[14:6] = 0x00000000U 9433 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9434 // .. .. reg_phy_bist_err_clr = 0x0 9435 // .. .. ==> 0XF800611C[23:15] = 0x00000000U 9436 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9437 // .. .. reg_phy_dq_offset = 0x40 9438 // .. .. ==> 0XF800611C[30:24] = 0x00000040U 9439 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9440 // .. .. 9441 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U), 9442 // .. .. reg_phy_data_slice_in_use = 0x1 9443 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 9444 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9445 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9446 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 9447 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9448 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9449 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 9450 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9451 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9452 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 9453 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9454 // .. .. reg_phy_board_lpbk_tx = 0x0 9455 // .. .. ==> 0XF8006120[4:4] = 0x00000000U 9456 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9457 // .. .. reg_phy_board_lpbk_rx = 0x0 9458 // .. .. ==> 0XF8006120[5:5] = 0x00000000U 9459 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9460 // .. .. reg_phy_bist_shift_dq = 0x0 9461 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 9462 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9463 // .. .. reg_phy_bist_err_clr = 0x0 9464 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 9465 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9466 // .. .. reg_phy_dq_offset = 0x40 9467 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 9468 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9469 // .. .. 9470 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U), 9471 // .. .. reg_phy_data_slice_in_use = 0x1 9472 // .. .. ==> 0XF8006124[0:0] = 0x00000001U 9473 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9474 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9475 // .. .. ==> 0XF8006124[1:1] = 0x00000000U 9476 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9477 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9478 // .. .. ==> 0XF8006124[2:2] = 0x00000000U 9479 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9480 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9481 // .. .. ==> 0XF8006124[3:3] = 0x00000000U 9482 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9483 // .. .. reg_phy_board_lpbk_tx = 0x0 9484 // .. .. ==> 0XF8006124[4:4] = 0x00000000U 9485 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9486 // .. .. reg_phy_board_lpbk_rx = 0x0 9487 // .. .. ==> 0XF8006124[5:5] = 0x00000000U 9488 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9489 // .. .. reg_phy_bist_shift_dq = 0x0 9490 // .. .. ==> 0XF8006124[14:6] = 0x00000000U 9491 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9492 // .. .. reg_phy_bist_err_clr = 0x0 9493 // .. .. ==> 0XF8006124[23:15] = 0x00000000U 9494 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9495 // .. .. reg_phy_dq_offset = 0x40 9496 // .. .. ==> 0XF8006124[30:24] = 0x00000040U 9497 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9498 // .. .. 9499 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U), 9500 // .. .. reg_phy_wrlvl_init_ratio = 0x3 9501 // .. .. ==> 0XF800612C[9:0] = 0x00000003U 9502 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U 9503 // .. .. reg_phy_gatelvl_init_ratio = 0xcf 9504 // .. .. ==> 0XF800612C[19:10] = 0x000000CFU 9505 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00033C00U 9506 // .. .. 9507 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x00033C03U), 9508 // .. .. reg_phy_wrlvl_init_ratio = 0x3 9509 // .. .. ==> 0XF8006130[9:0] = 0x00000003U 9510 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U 9511 // .. .. reg_phy_gatelvl_init_ratio = 0xd0 9512 // .. .. ==> 0XF8006130[19:10] = 0x000000D0U 9513 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00034000U 9514 // .. .. 9515 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00034003U), 9516 // .. .. reg_phy_wrlvl_init_ratio = 0x0 9517 // .. .. ==> 0XF8006134[9:0] = 0x00000000U 9518 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U 9519 // .. .. reg_phy_gatelvl_init_ratio = 0xbd 9520 // .. .. ==> 0XF8006134[19:10] = 0x000000BDU 9521 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002F400U 9522 // .. .. 9523 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0002F400U), 9524 // .. .. reg_phy_wrlvl_init_ratio = 0x0 9525 // .. .. ==> 0XF8006138[9:0] = 0x00000000U 9526 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U 9527 // .. .. reg_phy_gatelvl_init_ratio = 0xc1 9528 // .. .. ==> 0XF8006138[19:10] = 0x000000C1U 9529 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00030400U 9530 // .. .. 9531 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x00030400U), 9532 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9533 // .. .. ==> 0XF8006140[9:0] = 0x00000035U 9534 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9535 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9536 // .. .. ==> 0XF8006140[10:10] = 0x00000000U 9537 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9538 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9539 // .. .. ==> 0XF8006140[19:11] = 0x00000000U 9540 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9541 // .. .. 9542 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U), 9543 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9544 // .. .. ==> 0XF8006144[9:0] = 0x00000035U 9545 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9546 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9547 // .. .. ==> 0XF8006144[10:10] = 0x00000000U 9548 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9549 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9550 // .. .. ==> 0XF8006144[19:11] = 0x00000000U 9551 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9552 // .. .. 9553 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U), 9554 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9555 // .. .. ==> 0XF8006148[9:0] = 0x00000035U 9556 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9557 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9558 // .. .. ==> 0XF8006148[10:10] = 0x00000000U 9559 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9560 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9561 // .. .. ==> 0XF8006148[19:11] = 0x00000000U 9562 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9563 // .. .. 9564 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U), 9565 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9566 // .. .. ==> 0XF800614C[9:0] = 0x00000035U 9567 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9568 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9569 // .. .. ==> 0XF800614C[10:10] = 0x00000000U 9570 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9571 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9572 // .. .. ==> 0XF800614C[19:11] = 0x00000000U 9573 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9574 // .. .. 9575 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U), 9576 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83 9577 // .. .. ==> 0XF8006154[9:0] = 0x00000083U 9578 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U 9579 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9580 // .. .. ==> 0XF8006154[10:10] = 0x00000000U 9581 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9582 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9583 // .. .. ==> 0XF8006154[19:11] = 0x00000000U 9584 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9585 // .. .. 9586 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x00000083U), 9587 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83 9588 // .. .. ==> 0XF8006158[9:0] = 0x00000083U 9589 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U 9590 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9591 // .. .. ==> 0XF8006158[10:10] = 0x00000000U 9592 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9593 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9594 // .. .. ==> 0XF8006158[19:11] = 0x00000000U 9595 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9596 // .. .. 9597 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000083U), 9598 // .. .. reg_phy_wr_dqs_slave_ratio = 0x7f 9599 // .. .. ==> 0XF800615C[9:0] = 0x0000007FU 9600 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000007FU 9601 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9602 // .. .. ==> 0XF800615C[10:10] = 0x00000000U 9603 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9604 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9605 // .. .. ==> 0XF800615C[19:11] = 0x00000000U 9606 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9607 // .. .. 9608 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000007FU), 9609 // .. .. reg_phy_wr_dqs_slave_ratio = 0x78 9610 // .. .. ==> 0XF8006160[9:0] = 0x00000078U 9611 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000078U 9612 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9613 // .. .. ==> 0XF8006160[10:10] = 0x00000000U 9614 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9615 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9616 // .. .. ==> 0XF8006160[19:11] = 0x00000000U 9617 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9618 // .. .. 9619 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x00000078U), 9620 // .. .. reg_phy_fifo_we_slave_ratio = 0x124 9621 // .. .. ==> 0XF8006168[10:0] = 0x00000124U 9622 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000124U 9623 // .. .. reg_phy_fifo_we_in_force = 0x0 9624 // .. .. ==> 0XF8006168[11:11] = 0x00000000U 9625 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9626 // .. .. reg_phy_fifo_we_in_delay = 0x0 9627 // .. .. ==> 0XF8006168[20:12] = 0x00000000U 9628 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9629 // .. .. 9630 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000124U), 9631 // .. .. reg_phy_fifo_we_slave_ratio = 0x125 9632 // .. .. ==> 0XF800616C[10:0] = 0x00000125U 9633 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000125U 9634 // .. .. reg_phy_fifo_we_in_force = 0x0 9635 // .. .. ==> 0XF800616C[11:11] = 0x00000000U 9636 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9637 // .. .. reg_phy_fifo_we_in_delay = 0x0 9638 // .. .. ==> 0XF800616C[20:12] = 0x00000000U 9639 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9640 // .. .. 9641 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000125U), 9642 // .. .. reg_phy_fifo_we_slave_ratio = 0x112 9643 // .. .. ==> 0XF8006170[10:0] = 0x00000112U 9644 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000112U 9645 // .. .. reg_phy_fifo_we_in_force = 0x0 9646 // .. .. ==> 0XF8006170[11:11] = 0x00000000U 9647 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9648 // .. .. reg_phy_fifo_we_in_delay = 0x0 9649 // .. .. ==> 0XF8006170[20:12] = 0x00000000U 9650 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9651 // .. .. 9652 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000112U), 9653 // .. .. reg_phy_fifo_we_slave_ratio = 0x116 9654 // .. .. ==> 0XF8006174[10:0] = 0x00000116U 9655 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000116U 9656 // .. .. reg_phy_fifo_we_in_force = 0x0 9657 // .. .. ==> 0XF8006174[11:11] = 0x00000000U 9658 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9659 // .. .. reg_phy_fifo_we_in_delay = 0x0 9660 // .. .. ==> 0XF8006174[20:12] = 0x00000000U 9661 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9662 // .. .. 9663 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000116U), 9664 // .. .. reg_phy_wr_data_slave_ratio = 0xc3 9665 // .. .. ==> 0XF800617C[9:0] = 0x000000C3U 9666 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U 9667 // .. .. reg_phy_wr_data_slave_force = 0x0 9668 // .. .. ==> 0XF800617C[10:10] = 0x00000000U 9669 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9670 // .. .. reg_phy_wr_data_slave_delay = 0x0 9671 // .. .. ==> 0XF800617C[19:11] = 0x00000000U 9672 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9673 // .. .. 9674 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000C3U), 9675 // .. .. reg_phy_wr_data_slave_ratio = 0xc3 9676 // .. .. ==> 0XF8006180[9:0] = 0x000000C3U 9677 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U 9678 // .. .. reg_phy_wr_data_slave_force = 0x0 9679 // .. .. ==> 0XF8006180[10:10] = 0x00000000U 9680 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9681 // .. .. reg_phy_wr_data_slave_delay = 0x0 9682 // .. .. ==> 0XF8006180[19:11] = 0x00000000U 9683 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9684 // .. .. 9685 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000C3U), 9686 // .. .. reg_phy_wr_data_slave_ratio = 0xbf 9687 // .. .. ==> 0XF8006184[9:0] = 0x000000BFU 9688 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000BFU 9689 // .. .. reg_phy_wr_data_slave_force = 0x0 9690 // .. .. ==> 0XF8006184[10:10] = 0x00000000U 9691 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9692 // .. .. reg_phy_wr_data_slave_delay = 0x0 9693 // .. .. ==> 0XF8006184[19:11] = 0x00000000U 9694 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9695 // .. .. 9696 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000BFU), 9697 // .. .. reg_phy_wr_data_slave_ratio = 0xb8 9698 // .. .. ==> 0XF8006188[9:0] = 0x000000B8U 9699 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B8U 9700 // .. .. reg_phy_wr_data_slave_force = 0x0 9701 // .. .. ==> 0XF8006188[10:10] = 0x00000000U 9702 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9703 // .. .. reg_phy_wr_data_slave_delay = 0x0 9704 // .. .. ==> 0XF8006188[19:11] = 0x00000000U 9705 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9706 // .. .. 9707 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000B8U), 9708 // .. .. reg_phy_loopback = 0x0 9709 // .. .. ==> 0XF8006190[0:0] = 0x00000000U 9710 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9711 // .. .. reg_phy_bl2 = 0x0 9712 // .. .. ==> 0XF8006190[1:1] = 0x00000000U 9713 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9714 // .. .. reg_phy_at_spd_atpg = 0x0 9715 // .. .. ==> 0XF8006190[2:2] = 0x00000000U 9716 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9717 // .. .. reg_phy_bist_enable = 0x0 9718 // .. .. ==> 0XF8006190[3:3] = 0x00000000U 9719 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9720 // .. .. reg_phy_bist_force_err = 0x0 9721 // .. .. ==> 0XF8006190[4:4] = 0x00000000U 9722 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9723 // .. .. reg_phy_bist_mode = 0x0 9724 // .. .. ==> 0XF8006190[6:5] = 0x00000000U 9725 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U 9726 // .. .. reg_phy_invert_clkout = 0x1 9727 // .. .. ==> 0XF8006190[7:7] = 0x00000001U 9728 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U 9729 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0 9730 // .. .. ==> 0XF8006190[8:8] = 0x00000000U 9731 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 9732 // .. .. reg_phy_sel_logic = 0x0 9733 // .. .. ==> 0XF8006190[9:9] = 0x00000000U 9734 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 9735 // .. .. reg_phy_ctrl_slave_ratio = 0x100 9736 // .. .. ==> 0XF8006190[19:10] = 0x00000100U 9737 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U 9738 // .. .. reg_phy_ctrl_slave_force = 0x0 9739 // .. .. ==> 0XF8006190[20:20] = 0x00000000U 9740 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 9741 // .. .. reg_phy_ctrl_slave_delay = 0x0 9742 // .. .. ==> 0XF8006190[27:21] = 0x00000000U 9743 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U 9744 // .. .. reg_phy_use_rank0_delays = 0x1 9745 // .. .. ==> 0XF8006190[28:28] = 0x00000001U 9746 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 9747 // .. .. reg_phy_lpddr = 0x0 9748 // .. .. ==> 0XF8006190[29:29] = 0x00000000U 9749 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U 9750 // .. .. reg_phy_cmd_latency = 0x0 9751 // .. .. ==> 0XF8006190[30:30] = 0x00000000U 9752 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 9753 // .. .. reg_phy_int_lpbk = 0x0 9754 // .. .. ==> 0XF8006190[31:31] = 0x00000000U 9755 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 9756 // .. .. 9757 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U), 9758 // .. .. reg_phy_wr_rl_delay = 0x2 9759 // .. .. ==> 0XF8006194[4:0] = 0x00000002U 9760 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U 9761 // .. .. reg_phy_rd_rl_delay = 0x4 9762 // .. .. ==> 0XF8006194[9:5] = 0x00000004U 9763 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U 9764 // .. .. reg_phy_dll_lock_diff = 0xf 9765 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU 9766 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U 9767 // .. .. reg_phy_use_wr_level = 0x1 9768 // .. .. ==> 0XF8006194[14:14] = 0x00000001U 9769 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 9770 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1 9771 // .. .. ==> 0XF8006194[15:15] = 0x00000001U 9772 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U 9773 // .. .. reg_phy_use_rd_data_eye_level = 0x1 9774 // .. .. ==> 0XF8006194[16:16] = 0x00000001U 9775 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 9776 // .. .. reg_phy_dis_calib_rst = 0x0 9777 // .. .. ==> 0XF8006194[17:17] = 0x00000000U 9778 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9779 // .. .. reg_phy_ctrl_slave_delay = 0x0 9780 // .. .. ==> 0XF8006194[19:18] = 0x00000000U 9781 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U 9782 // .. .. 9783 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U), 9784 // .. .. reg_arb_page_addr_mask = 0x0 9785 // .. .. ==> 0XF8006204[31:0] = 0x00000000U 9786 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 9787 // .. .. 9788 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U), 9789 // .. .. reg_arb_pri_wr_portn = 0x3ff 9790 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU 9791 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9792 // .. .. reg_arb_disable_aging_wr_portn = 0x0 9793 // .. .. ==> 0XF8006208[16:16] = 0x00000000U 9794 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9795 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 9796 // .. .. ==> 0XF8006208[17:17] = 0x00000000U 9797 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9798 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 9799 // .. .. ==> 0XF8006208[18:18] = 0x00000000U 9800 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9801 // .. .. reg_arb_dis_rmw_portn = 0x1 9802 // .. .. ==> 0XF8006208[19:19] = 0x00000001U 9803 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 9804 // .. .. 9805 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU), 9806 // .. .. reg_arb_pri_wr_portn = 0x3ff 9807 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU 9808 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9809 // .. .. reg_arb_disable_aging_wr_portn = 0x0 9810 // .. .. ==> 0XF800620C[16:16] = 0x00000000U 9811 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9812 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 9813 // .. .. ==> 0XF800620C[17:17] = 0x00000000U 9814 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9815 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 9816 // .. .. ==> 0XF800620C[18:18] = 0x00000000U 9817 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9818 // .. .. reg_arb_dis_rmw_portn = 0x1 9819 // .. .. ==> 0XF800620C[19:19] = 0x00000001U 9820 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 9821 // .. .. 9822 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU), 9823 // .. .. reg_arb_pri_wr_portn = 0x3ff 9824 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU 9825 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9826 // .. .. reg_arb_disable_aging_wr_portn = 0x0 9827 // .. .. ==> 0XF8006210[16:16] = 0x00000000U 9828 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9829 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 9830 // .. .. ==> 0XF8006210[17:17] = 0x00000000U 9831 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9832 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 9833 // .. .. ==> 0XF8006210[18:18] = 0x00000000U 9834 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9835 // .. .. reg_arb_dis_rmw_portn = 0x1 9836 // .. .. ==> 0XF8006210[19:19] = 0x00000001U 9837 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 9838 // .. .. 9839 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU), 9840 // .. .. reg_arb_pri_wr_portn = 0x3ff 9841 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU 9842 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9843 // .. .. reg_arb_disable_aging_wr_portn = 0x0 9844 // .. .. ==> 0XF8006214[16:16] = 0x00000000U 9845 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9846 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 9847 // .. .. ==> 0XF8006214[17:17] = 0x00000000U 9848 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9849 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 9850 // .. .. ==> 0XF8006214[18:18] = 0x00000000U 9851 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9852 // .. .. reg_arb_dis_rmw_portn = 0x1 9853 // .. .. ==> 0XF8006214[19:19] = 0x00000001U 9854 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 9855 // .. .. 9856 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU), 9857 // .. .. reg_arb_pri_rd_portn = 0x3ff 9858 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU 9859 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9860 // .. .. reg_arb_disable_aging_rd_portn = 0x0 9861 // .. .. ==> 0XF8006218[16:16] = 0x00000000U 9862 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9863 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 9864 // .. .. ==> 0XF8006218[17:17] = 0x00000000U 9865 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9866 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 9867 // .. .. ==> 0XF8006218[18:18] = 0x00000000U 9868 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9869 // .. .. reg_arb_set_hpr_rd_portn = 0x0 9870 // .. .. ==> 0XF8006218[19:19] = 0x00000000U 9871 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9872 // .. .. 9873 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU), 9874 // .. .. reg_arb_pri_rd_portn = 0x3ff 9875 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU 9876 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9877 // .. .. reg_arb_disable_aging_rd_portn = 0x0 9878 // .. .. ==> 0XF800621C[16:16] = 0x00000000U 9879 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9880 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 9881 // .. .. ==> 0XF800621C[17:17] = 0x00000000U 9882 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9883 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 9884 // .. .. ==> 0XF800621C[18:18] = 0x00000000U 9885 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9886 // .. .. reg_arb_set_hpr_rd_portn = 0x0 9887 // .. .. ==> 0XF800621C[19:19] = 0x00000000U 9888 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9889 // .. .. 9890 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU), 9891 // .. .. reg_arb_pri_rd_portn = 0x3ff 9892 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU 9893 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9894 // .. .. reg_arb_disable_aging_rd_portn = 0x0 9895 // .. .. ==> 0XF8006220[16:16] = 0x00000000U 9896 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9897 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 9898 // .. .. ==> 0XF8006220[17:17] = 0x00000000U 9899 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9900 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 9901 // .. .. ==> 0XF8006220[18:18] = 0x00000000U 9902 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9903 // .. .. reg_arb_set_hpr_rd_portn = 0x0 9904 // .. .. ==> 0XF8006220[19:19] = 0x00000000U 9905 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9906 // .. .. 9907 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU), 9908 // .. .. reg_arb_pri_rd_portn = 0x3ff 9909 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU 9910 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9911 // .. .. reg_arb_disable_aging_rd_portn = 0x0 9912 // .. .. ==> 0XF8006224[16:16] = 0x00000000U 9913 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9914 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 9915 // .. .. ==> 0XF8006224[17:17] = 0x00000000U 9916 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9917 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 9918 // .. .. ==> 0XF8006224[18:18] = 0x00000000U 9919 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9920 // .. .. reg_arb_set_hpr_rd_portn = 0x0 9921 // .. .. ==> 0XF8006224[19:19] = 0x00000000U 9922 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9923 // .. .. 9924 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU), 9925 // .. .. reg_ddrc_lpddr2 = 0x0 9926 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U 9927 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9928 // .. .. reg_ddrc_per_bank_refresh = 0x0 9929 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U 9930 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9931 // .. .. reg_ddrc_derate_enable = 0x0 9932 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U 9933 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9934 // .. .. reg_ddrc_mr4_margin = 0x0 9935 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U 9936 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U 9937 // .. .. 9938 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U), 9939 // .. .. reg_ddrc_mr4_read_interval = 0x0 9940 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U 9941 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 9942 // .. .. 9943 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U), 9944 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5 9945 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U 9946 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 9947 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12 9948 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U 9949 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U 9950 // .. .. reg_ddrc_t_mrw = 0x5 9951 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U 9952 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U 9953 // .. .. 9954 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U), 9955 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8 9956 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U 9957 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U 9958 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12 9959 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U 9960 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U 9961 // .. .. 9962 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U), 9963 // .. .. START: POLL ON DCI STATUS 9964 // .. .. DONE = 1 9965 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U 9966 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U 9967 // .. .. 9968 EMIT_MASKPOLL(0XF8000B74, 0x00002000U), 9969 // .. .. FINISH: POLL ON DCI STATUS 9970 // .. .. START: UNLOCK DDR 9971 // .. .. reg_ddrc_soft_rstb = 0x1 9972 // .. .. ==> 0XF8006000[0:0] = 0x00000001U 9973 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9974 // .. .. reg_ddrc_powerdown_en = 0x0 9975 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 9976 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9977 // .. .. reg_ddrc_data_bus_width = 0x0 9978 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 9979 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 9980 // .. .. reg_ddrc_burst8_refresh = 0x0 9981 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 9982 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 9983 // .. .. reg_ddrc_rdwr_idle_gap = 1 9984 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 9985 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 9986 // .. .. reg_ddrc_dis_rd_bypass = 0x0 9987 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 9988 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 9989 // .. .. reg_ddrc_dis_act_bypass = 0x0 9990 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 9991 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 9992 // .. .. reg_ddrc_dis_auto_refresh = 0x0 9993 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 9994 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9995 // .. .. 9996 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U), 9997 // .. .. FINISH: UNLOCK DDR 9998 // .. .. START: CHECK DDR STATUS 9999 // .. .. ddrc_reg_operating_mode = 1 10000 // .. .. ==> 0XF8006054[2:0] = 0x00000001U 10001 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U 10002 // .. .. 10003 EMIT_MASKPOLL(0XF8006054, 0x00000007U), 10004 // .. .. FINISH: CHECK DDR STATUS 10005 // .. FINISH: DDR INITIALIZATION 10006 // FINISH: top 10007 // 10008 EMIT_EXIT(), 10009 10010 // 10011 }; 10012 10013 unsigned long ps7_mio_init_data_1_0[] = { 10014 // START: top 10015 // .. START: SLCR SETTINGS 10016 // .. UNLOCK_KEY = 0XDF0D 10017 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 10018 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 10019 // .. 10020 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 10021 // .. FINISH: SLCR SETTINGS 10022 // .. START: OCM REMAPPING 10023 // .. FINISH: OCM REMAPPING 10024 // .. START: DDRIOB SETTINGS 10025 // .. INP_POWER = 0x0 10026 // .. ==> 0XF8000B40[0:0] = 0x00000000U 10027 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10028 // .. INP_TYPE = 0x0 10029 // .. ==> 0XF8000B40[2:1] = 0x00000000U 10030 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 10031 // .. DCI_UPDATE = 0x0 10032 // .. ==> 0XF8000B40[3:3] = 0x00000000U 10033 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10034 // .. TERM_EN = 0x0 10035 // .. ==> 0XF8000B40[4:4] = 0x00000000U 10036 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 10037 // .. DCR_TYPE = 0x0 10038 // .. ==> 0XF8000B40[6:5] = 0x00000000U 10039 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10040 // .. IBUF_DISABLE_MODE = 0x0 10041 // .. ==> 0XF8000B40[7:7] = 0x00000000U 10042 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10043 // .. TERM_DISABLE_MODE = 0x0 10044 // .. ==> 0XF8000B40[8:8] = 0x00000000U 10045 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10046 // .. OUTPUT_EN = 0x3 10047 // .. ==> 0XF8000B40[10:9] = 0x00000003U 10048 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10049 // .. PULLUP_EN = 0x0 10050 // .. ==> 0XF8000B40[11:11] = 0x00000000U 10051 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10052 // .. 10053 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U), 10054 // .. INP_POWER = 0x0 10055 // .. ==> 0XF8000B44[0:0] = 0x00000000U 10056 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10057 // .. INP_TYPE = 0x0 10058 // .. ==> 0XF8000B44[2:1] = 0x00000000U 10059 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 10060 // .. DCI_UPDATE = 0x0 10061 // .. ==> 0XF8000B44[3:3] = 0x00000000U 10062 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10063 // .. TERM_EN = 0x0 10064 // .. ==> 0XF8000B44[4:4] = 0x00000000U 10065 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 10066 // .. DCR_TYPE = 0x0 10067 // .. ==> 0XF8000B44[6:5] = 0x00000000U 10068 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10069 // .. IBUF_DISABLE_MODE = 0x0 10070 // .. ==> 0XF8000B44[7:7] = 0x00000000U 10071 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10072 // .. TERM_DISABLE_MODE = 0x0 10073 // .. ==> 0XF8000B44[8:8] = 0x00000000U 10074 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10075 // .. OUTPUT_EN = 0x3 10076 // .. ==> 0XF8000B44[10:9] = 0x00000003U 10077 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10078 // .. PULLUP_EN = 0x0 10079 // .. ==> 0XF8000B44[11:11] = 0x00000000U 10080 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10081 // .. 10082 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U), 10083 // .. INP_POWER = 0x0 10084 // .. ==> 0XF8000B48[0:0] = 0x00000000U 10085 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10086 // .. INP_TYPE = 0x1 10087 // .. ==> 0XF8000B48[2:1] = 0x00000001U 10088 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 10089 // .. DCI_UPDATE = 0x0 10090 // .. ==> 0XF8000B48[3:3] = 0x00000000U 10091 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10092 // .. TERM_EN = 0x1 10093 // .. ==> 0XF8000B48[4:4] = 0x00000001U 10094 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10095 // .. DCR_TYPE = 0x3 10096 // .. ==> 0XF8000B48[6:5] = 0x00000003U 10097 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10098 // .. IBUF_DISABLE_MODE = 0 10099 // .. ==> 0XF8000B48[7:7] = 0x00000000U 10100 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10101 // .. TERM_DISABLE_MODE = 0 10102 // .. ==> 0XF8000B48[8:8] = 0x00000000U 10103 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10104 // .. OUTPUT_EN = 0x3 10105 // .. ==> 0XF8000B48[10:9] = 0x00000003U 10106 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10107 // .. PULLUP_EN = 0x0 10108 // .. ==> 0XF8000B48[11:11] = 0x00000000U 10109 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10110 // .. 10111 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U), 10112 // .. INP_POWER = 0x0 10113 // .. ==> 0XF8000B4C[0:0] = 0x00000000U 10114 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10115 // .. INP_TYPE = 0x1 10116 // .. ==> 0XF8000B4C[2:1] = 0x00000001U 10117 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 10118 // .. DCI_UPDATE = 0x0 10119 // .. ==> 0XF8000B4C[3:3] = 0x00000000U 10120 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10121 // .. TERM_EN = 0x1 10122 // .. ==> 0XF8000B4C[4:4] = 0x00000001U 10123 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10124 // .. DCR_TYPE = 0x3 10125 // .. ==> 0XF8000B4C[6:5] = 0x00000003U 10126 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10127 // .. IBUF_DISABLE_MODE = 0 10128 // .. ==> 0XF8000B4C[7:7] = 0x00000000U 10129 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10130 // .. TERM_DISABLE_MODE = 0 10131 // .. ==> 0XF8000B4C[8:8] = 0x00000000U 10132 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10133 // .. OUTPUT_EN = 0x3 10134 // .. ==> 0XF8000B4C[10:9] = 0x00000003U 10135 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10136 // .. PULLUP_EN = 0x0 10137 // .. ==> 0XF8000B4C[11:11] = 0x00000000U 10138 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10139 // .. 10140 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U), 10141 // .. INP_POWER = 0x0 10142 // .. ==> 0XF8000B50[0:0] = 0x00000000U 10143 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10144 // .. INP_TYPE = 0x2 10145 // .. ==> 0XF8000B50[2:1] = 0x00000002U 10146 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 10147 // .. DCI_UPDATE = 0x0 10148 // .. ==> 0XF8000B50[3:3] = 0x00000000U 10149 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10150 // .. TERM_EN = 0x1 10151 // .. ==> 0XF8000B50[4:4] = 0x00000001U 10152 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10153 // .. DCR_TYPE = 0x3 10154 // .. ==> 0XF8000B50[6:5] = 0x00000003U 10155 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10156 // .. IBUF_DISABLE_MODE = 0 10157 // .. ==> 0XF8000B50[7:7] = 0x00000000U 10158 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10159 // .. TERM_DISABLE_MODE = 0 10160 // .. ==> 0XF8000B50[8:8] = 0x00000000U 10161 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10162 // .. OUTPUT_EN = 0x3 10163 // .. ==> 0XF8000B50[10:9] = 0x00000003U 10164 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10165 // .. PULLUP_EN = 0x0 10166 // .. ==> 0XF8000B50[11:11] = 0x00000000U 10167 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10168 // .. 10169 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U), 10170 // .. INP_POWER = 0x0 10171 // .. ==> 0XF8000B54[0:0] = 0x00000000U 10172 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10173 // .. INP_TYPE = 0x2 10174 // .. ==> 0XF8000B54[2:1] = 0x00000002U 10175 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 10176 // .. DCI_UPDATE = 0x0 10177 // .. ==> 0XF8000B54[3:3] = 0x00000000U 10178 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10179 // .. TERM_EN = 0x1 10180 // .. ==> 0XF8000B54[4:4] = 0x00000001U 10181 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10182 // .. DCR_TYPE = 0x3 10183 // .. ==> 0XF8000B54[6:5] = 0x00000003U 10184 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10185 // .. IBUF_DISABLE_MODE = 0 10186 // .. ==> 0XF8000B54[7:7] = 0x00000000U 10187 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10188 // .. TERM_DISABLE_MODE = 0 10189 // .. ==> 0XF8000B54[8:8] = 0x00000000U 10190 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10191 // .. OUTPUT_EN = 0x3 10192 // .. ==> 0XF8000B54[10:9] = 0x00000003U 10193 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10194 // .. PULLUP_EN = 0x0 10195 // .. ==> 0XF8000B54[11:11] = 0x00000000U 10196 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10197 // .. 10198 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U), 10199 // .. INP_POWER = 0x0 10200 // .. ==> 0XF8000B58[0:0] = 0x00000000U 10201 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10202 // .. INP_TYPE = 0x0 10203 // .. ==> 0XF8000B58[2:1] = 0x00000000U 10204 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 10205 // .. DCI_UPDATE = 0x0 10206 // .. ==> 0XF8000B58[3:3] = 0x00000000U 10207 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10208 // .. TERM_EN = 0x0 10209 // .. ==> 0XF8000B58[4:4] = 0x00000000U 10210 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 10211 // .. DCR_TYPE = 0x0 10212 // .. ==> 0XF8000B58[6:5] = 0x00000000U 10213 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10214 // .. IBUF_DISABLE_MODE = 0x0 10215 // .. ==> 0XF8000B58[7:7] = 0x00000000U 10216 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10217 // .. TERM_DISABLE_MODE = 0x0 10218 // .. ==> 0XF8000B58[8:8] = 0x00000000U 10219 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10220 // .. OUTPUT_EN = 0x3 10221 // .. ==> 0XF8000B58[10:9] = 0x00000003U 10222 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10223 // .. PULLUP_EN = 0x0 10224 // .. ==> 0XF8000B58[11:11] = 0x00000000U 10225 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10226 // .. 10227 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U), 10228 // .. DRIVE_P = 0x1c 10229 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU 10230 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10231 // .. DRIVE_N = 0xc 10232 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU 10233 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10234 // .. SLEW_P = 0x3 10235 // .. ==> 0XF8000B5C[18:14] = 0x00000003U 10236 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U 10237 // .. SLEW_N = 0x3 10238 // .. ==> 0XF8000B5C[23:19] = 0x00000003U 10239 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U 10240 // .. GTL = 0x0 10241 // .. ==> 0XF8000B5C[26:24] = 0x00000000U 10242 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10243 // .. RTERM = 0x0 10244 // .. ==> 0XF8000B5C[31:27] = 0x00000000U 10245 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10246 // .. 10247 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU), 10248 // .. DRIVE_P = 0x1c 10249 // .. ==> 0XF8000B60[6:0] = 0x0000001CU 10250 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10251 // .. DRIVE_N = 0xc 10252 // .. ==> 0XF8000B60[13:7] = 0x0000000CU 10253 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10254 // .. SLEW_P = 0x6 10255 // .. ==> 0XF8000B60[18:14] = 0x00000006U 10256 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 10257 // .. SLEW_N = 0x1f 10258 // .. ==> 0XF8000B60[23:19] = 0x0000001FU 10259 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 10260 // .. GTL = 0x0 10261 // .. ==> 0XF8000B60[26:24] = 0x00000000U 10262 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10263 // .. RTERM = 0x0 10264 // .. ==> 0XF8000B60[31:27] = 0x00000000U 10265 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10266 // .. 10267 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU), 10268 // .. DRIVE_P = 0x1c 10269 // .. ==> 0XF8000B64[6:0] = 0x0000001CU 10270 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10271 // .. DRIVE_N = 0xc 10272 // .. ==> 0XF8000B64[13:7] = 0x0000000CU 10273 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10274 // .. SLEW_P = 0x6 10275 // .. ==> 0XF8000B64[18:14] = 0x00000006U 10276 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 10277 // .. SLEW_N = 0x1f 10278 // .. ==> 0XF8000B64[23:19] = 0x0000001FU 10279 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 10280 // .. GTL = 0x0 10281 // .. ==> 0XF8000B64[26:24] = 0x00000000U 10282 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10283 // .. RTERM = 0x0 10284 // .. ==> 0XF8000B64[31:27] = 0x00000000U 10285 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10286 // .. 10287 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU), 10288 // .. DRIVE_P = 0x1c 10289 // .. ==> 0XF8000B68[6:0] = 0x0000001CU 10290 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10291 // .. DRIVE_N = 0xc 10292 // .. ==> 0XF8000B68[13:7] = 0x0000000CU 10293 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10294 // .. SLEW_P = 0x6 10295 // .. ==> 0XF8000B68[18:14] = 0x00000006U 10296 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 10297 // .. SLEW_N = 0x1f 10298 // .. ==> 0XF8000B68[23:19] = 0x0000001FU 10299 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 10300 // .. GTL = 0x0 10301 // .. ==> 0XF8000B68[26:24] = 0x00000000U 10302 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10303 // .. RTERM = 0x0 10304 // .. ==> 0XF8000B68[31:27] = 0x00000000U 10305 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10306 // .. 10307 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU), 10308 // .. VREF_INT_EN = 0x1 10309 // .. ==> 0XF8000B6C[0:0] = 0x00000001U 10310 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10311 // .. VREF_SEL = 0x4 10312 // .. ==> 0XF8000B6C[4:1] = 0x00000004U 10313 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U 10314 // .. VREF_EXT_EN = 0x0 10315 // .. ==> 0XF8000B6C[6:5] = 0x00000000U 10316 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10317 // .. VREF_PULLUP_EN = 0x0 10318 // .. ==> 0XF8000B6C[8:7] = 0x00000000U 10319 // .. ==> MASK : 0x00000180U VAL : 0x00000000U 10320 // .. REFIO_EN = 0x1 10321 // .. ==> 0XF8000B6C[9:9] = 0x00000001U 10322 // .. ==> MASK : 0x00000200U VAL : 0x00000200U 10323 // .. REFIO_PULLUP_EN = 0x0 10324 // .. ==> 0XF8000B6C[12:12] = 0x00000000U 10325 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10326 // .. DRST_B_PULLUP_EN = 0x0 10327 // .. ==> 0XF8000B6C[13:13] = 0x00000000U 10328 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10329 // .. CKE_PULLUP_EN = 0x0 10330 // .. ==> 0XF8000B6C[14:14] = 0x00000000U 10331 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 10332 // .. 10333 EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU ,0x00000209U), 10334 // .. .. START: ASSERT RESET 10335 // .. .. RESET = 1 10336 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 10337 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 10338 // .. .. VRN_OUT = 0x1 10339 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 10340 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 10341 // .. .. 10342 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U), 10343 // .. .. FINISH: ASSERT RESET 10344 // .. .. START: DEASSERT RESET 10345 // .. .. RESET = 0 10346 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U 10347 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 10348 // .. .. VRN_OUT = 0x1 10349 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 10350 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 10351 // .. .. 10352 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U), 10353 // .. .. FINISH: DEASSERT RESET 10354 // .. .. RESET = 0x1 10355 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 10356 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 10357 // .. .. ENABLE = 0x1 10358 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U 10359 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 10360 // .. .. VRP_TRI = 0x0 10361 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U 10362 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 10363 // .. .. VRN_TRI = 0x0 10364 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U 10365 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 10366 // .. .. VRP_OUT = 0x0 10367 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U 10368 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 10369 // .. .. VRN_OUT = 0x1 10370 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 10371 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 10372 // .. .. NREF_OPT1 = 0x0 10373 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U 10374 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U 10375 // .. .. NREF_OPT2 = 0x0 10376 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U 10377 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U 10378 // .. .. NREF_OPT4 = 0x1 10379 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U 10380 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U 10381 // .. .. PREF_OPT1 = 0x0 10382 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U 10383 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U 10384 // .. .. PREF_OPT2 = 0x0 10385 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U 10386 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U 10387 // .. .. UPDATE_CONTROL = 0x0 10388 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U 10389 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 10390 // .. .. INIT_COMPLETE = 0x0 10391 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U 10392 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 10393 // .. .. TST_CLK = 0x0 10394 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U 10395 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 10396 // .. .. TST_HLN = 0x0 10397 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U 10398 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 10399 // .. .. TST_HLP = 0x0 10400 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U 10401 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 10402 // .. .. TST_RST = 0x0 10403 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U 10404 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 10405 // .. .. INT_DCI_EN = 0x0 10406 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U 10407 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 10408 // .. .. 10409 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U), 10410 // .. FINISH: DDRIOB SETTINGS 10411 // .. START: MIO PROGRAMMING 10412 // .. TRI_ENABLE = 0 10413 // .. ==> 0XF8000700[0:0] = 0x00000000U 10414 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10415 // .. L0_SEL = 0 10416 // .. ==> 0XF8000700[1:1] = 0x00000000U 10417 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10418 // .. L1_SEL = 0 10419 // .. ==> 0XF8000700[2:2] = 0x00000000U 10420 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10421 // .. L2_SEL = 0 10422 // .. ==> 0XF8000700[4:3] = 0x00000000U 10423 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10424 // .. L3_SEL = 0 10425 // .. ==> 0XF8000700[7:5] = 0x00000000U 10426 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10427 // .. Speed = 0 10428 // .. ==> 0XF8000700[8:8] = 0x00000000U 10429 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10430 // .. IO_Type = 3 10431 // .. ==> 0XF8000700[11:9] = 0x00000003U 10432 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10433 // .. PULLUP = 0 10434 // .. ==> 0XF8000700[12:12] = 0x00000000U 10435 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10436 // .. DisableRcvr = 0 10437 // .. ==> 0XF8000700[13:13] = 0x00000000U 10438 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10439 // .. 10440 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00000600U), 10441 // .. TRI_ENABLE = 0 10442 // .. ==> 0XF8000704[0:0] = 0x00000000U 10443 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10444 // .. L0_SEL = 1 10445 // .. ==> 0XF8000704[1:1] = 0x00000001U 10446 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10447 // .. L1_SEL = 0 10448 // .. ==> 0XF8000704[2:2] = 0x00000000U 10449 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10450 // .. L2_SEL = 0 10451 // .. ==> 0XF8000704[4:3] = 0x00000000U 10452 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10453 // .. L3_SEL = 0 10454 // .. ==> 0XF8000704[7:5] = 0x00000000U 10455 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10456 // .. Speed = 1 10457 // .. ==> 0XF8000704[8:8] = 0x00000001U 10458 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10459 // .. IO_Type = 3 10460 // .. ==> 0XF8000704[11:9] = 0x00000003U 10461 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10462 // .. PULLUP = 0 10463 // .. ==> 0XF8000704[12:12] = 0x00000000U 10464 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10465 // .. DisableRcvr = 0 10466 // .. ==> 0XF8000704[13:13] = 0x00000000U 10467 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10468 // .. 10469 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00000702U), 10470 // .. TRI_ENABLE = 0 10471 // .. ==> 0XF8000708[0:0] = 0x00000000U 10472 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10473 // .. L0_SEL = 1 10474 // .. ==> 0XF8000708[1:1] = 0x00000001U 10475 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10476 // .. L1_SEL = 0 10477 // .. ==> 0XF8000708[2:2] = 0x00000000U 10478 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10479 // .. L2_SEL = 0 10480 // .. ==> 0XF8000708[4:3] = 0x00000000U 10481 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10482 // .. L3_SEL = 0 10483 // .. ==> 0XF8000708[7:5] = 0x00000000U 10484 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10485 // .. Speed = 1 10486 // .. ==> 0XF8000708[8:8] = 0x00000001U 10487 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10488 // .. IO_Type = 3 10489 // .. ==> 0XF8000708[11:9] = 0x00000003U 10490 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10491 // .. PULLUP = 0 10492 // .. ==> 0XF8000708[12:12] = 0x00000000U 10493 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10494 // .. DisableRcvr = 0 10495 // .. ==> 0XF8000708[13:13] = 0x00000000U 10496 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10497 // .. 10498 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000702U), 10499 // .. TRI_ENABLE = 0 10500 // .. ==> 0XF800070C[0:0] = 0x00000000U 10501 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10502 // .. L0_SEL = 1 10503 // .. ==> 0XF800070C[1:1] = 0x00000001U 10504 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10505 // .. L1_SEL = 0 10506 // .. ==> 0XF800070C[2:2] = 0x00000000U 10507 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10508 // .. L2_SEL = 0 10509 // .. ==> 0XF800070C[4:3] = 0x00000000U 10510 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10511 // .. L3_SEL = 0 10512 // .. ==> 0XF800070C[7:5] = 0x00000000U 10513 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10514 // .. Speed = 1 10515 // .. ==> 0XF800070C[8:8] = 0x00000001U 10516 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10517 // .. IO_Type = 3 10518 // .. ==> 0XF800070C[11:9] = 0x00000003U 10519 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10520 // .. PULLUP = 0 10521 // .. ==> 0XF800070C[12:12] = 0x00000000U 10522 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10523 // .. DisableRcvr = 0 10524 // .. ==> 0XF800070C[13:13] = 0x00000000U 10525 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10526 // .. 10527 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000702U), 10528 // .. TRI_ENABLE = 0 10529 // .. ==> 0XF8000710[0:0] = 0x00000000U 10530 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10531 // .. L0_SEL = 1 10532 // .. ==> 0XF8000710[1:1] = 0x00000001U 10533 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10534 // .. L1_SEL = 0 10535 // .. ==> 0XF8000710[2:2] = 0x00000000U 10536 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10537 // .. L2_SEL = 0 10538 // .. ==> 0XF8000710[4:3] = 0x00000000U 10539 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10540 // .. L3_SEL = 0 10541 // .. ==> 0XF8000710[7:5] = 0x00000000U 10542 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10543 // .. Speed = 1 10544 // .. ==> 0XF8000710[8:8] = 0x00000001U 10545 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10546 // .. IO_Type = 3 10547 // .. ==> 0XF8000710[11:9] = 0x00000003U 10548 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10549 // .. PULLUP = 0 10550 // .. ==> 0XF8000710[12:12] = 0x00000000U 10551 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10552 // .. DisableRcvr = 0 10553 // .. ==> 0XF8000710[13:13] = 0x00000000U 10554 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10555 // .. 10556 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000702U), 10557 // .. TRI_ENABLE = 0 10558 // .. ==> 0XF8000714[0:0] = 0x00000000U 10559 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10560 // .. L0_SEL = 1 10561 // .. ==> 0XF8000714[1:1] = 0x00000001U 10562 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10563 // .. L1_SEL = 0 10564 // .. ==> 0XF8000714[2:2] = 0x00000000U 10565 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10566 // .. L2_SEL = 0 10567 // .. ==> 0XF8000714[4:3] = 0x00000000U 10568 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10569 // .. L3_SEL = 0 10570 // .. ==> 0XF8000714[7:5] = 0x00000000U 10571 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10572 // .. Speed = 1 10573 // .. ==> 0XF8000714[8:8] = 0x00000001U 10574 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10575 // .. IO_Type = 3 10576 // .. ==> 0XF8000714[11:9] = 0x00000003U 10577 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10578 // .. PULLUP = 0 10579 // .. ==> 0XF8000714[12:12] = 0x00000000U 10580 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10581 // .. DisableRcvr = 0 10582 // .. ==> 0XF8000714[13:13] = 0x00000000U 10583 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10584 // .. 10585 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000702U), 10586 // .. TRI_ENABLE = 0 10587 // .. ==> 0XF8000718[0:0] = 0x00000000U 10588 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10589 // .. L0_SEL = 1 10590 // .. ==> 0XF8000718[1:1] = 0x00000001U 10591 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10592 // .. L1_SEL = 0 10593 // .. ==> 0XF8000718[2:2] = 0x00000000U 10594 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10595 // .. L2_SEL = 0 10596 // .. ==> 0XF8000718[4:3] = 0x00000000U 10597 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10598 // .. L3_SEL = 0 10599 // .. ==> 0XF8000718[7:5] = 0x00000000U 10600 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10601 // .. Speed = 1 10602 // .. ==> 0XF8000718[8:8] = 0x00000001U 10603 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10604 // .. IO_Type = 3 10605 // .. ==> 0XF8000718[11:9] = 0x00000003U 10606 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10607 // .. PULLUP = 0 10608 // .. ==> 0XF8000718[12:12] = 0x00000000U 10609 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10610 // .. DisableRcvr = 0 10611 // .. ==> 0XF8000718[13:13] = 0x00000000U 10612 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10613 // .. 10614 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000702U), 10615 // .. TRI_ENABLE = 0 10616 // .. ==> 0XF800071C[0:0] = 0x00000000U 10617 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10618 // .. L0_SEL = 0 10619 // .. ==> 0XF800071C[1:1] = 0x00000000U 10620 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10621 // .. L1_SEL = 0 10622 // .. ==> 0XF800071C[2:2] = 0x00000000U 10623 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10624 // .. L2_SEL = 0 10625 // .. ==> 0XF800071C[4:3] = 0x00000000U 10626 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10627 // .. L3_SEL = 0 10628 // .. ==> 0XF800071C[7:5] = 0x00000000U 10629 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10630 // .. Speed = 0 10631 // .. ==> 0XF800071C[8:8] = 0x00000000U 10632 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10633 // .. IO_Type = 3 10634 // .. ==> 0XF800071C[11:9] = 0x00000003U 10635 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10636 // .. PULLUP = 0 10637 // .. ==> 0XF800071C[12:12] = 0x00000000U 10638 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10639 // .. DisableRcvr = 0 10640 // .. ==> 0XF800071C[13:13] = 0x00000000U 10641 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10642 // .. 10643 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000600U), 10644 // .. TRI_ENABLE = 0 10645 // .. ==> 0XF8000720[0:0] = 0x00000000U 10646 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10647 // .. L0_SEL = 0 10648 // .. ==> 0XF8000720[1:1] = 0x00000000U 10649 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10650 // .. L1_SEL = 0 10651 // .. ==> 0XF8000720[2:2] = 0x00000000U 10652 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10653 // .. L2_SEL = 0 10654 // .. ==> 0XF8000720[4:3] = 0x00000000U 10655 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10656 // .. L3_SEL = 0 10657 // .. ==> 0XF8000720[7:5] = 0x00000000U 10658 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10659 // .. Speed = 1 10660 // .. ==> 0XF8000720[8:8] = 0x00000001U 10661 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10662 // .. IO_Type = 3 10663 // .. ==> 0XF8000720[11:9] = 0x00000003U 10664 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10665 // .. PULLUP = 0 10666 // .. ==> 0XF8000720[12:12] = 0x00000000U 10667 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10668 // .. DisableRcvr = 0 10669 // .. ==> 0XF8000720[13:13] = 0x00000000U 10670 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10671 // .. 10672 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000700U), 10673 // .. TRI_ENABLE = 0 10674 // .. ==> 0XF8000724[0:0] = 0x00000000U 10675 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10676 // .. L0_SEL = 0 10677 // .. ==> 0XF8000724[1:1] = 0x00000000U 10678 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10679 // .. L1_SEL = 0 10680 // .. ==> 0XF8000724[2:2] = 0x00000000U 10681 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10682 // .. L2_SEL = 0 10683 // .. ==> 0XF8000724[4:3] = 0x00000000U 10684 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10685 // .. L3_SEL = 0 10686 // .. ==> 0XF8000724[7:5] = 0x00000000U 10687 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10688 // .. Speed = 0 10689 // .. ==> 0XF8000724[8:8] = 0x00000000U 10690 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10691 // .. IO_Type = 3 10692 // .. ==> 0XF8000724[11:9] = 0x00000003U 10693 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10694 // .. PULLUP = 0 10695 // .. ==> 0XF8000724[12:12] = 0x00000000U 10696 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10697 // .. DisableRcvr = 0 10698 // .. ==> 0XF8000724[13:13] = 0x00000000U 10699 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10700 // .. 10701 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000600U), 10702 // .. TRI_ENABLE = 0 10703 // .. ==> 0XF8000728[0:0] = 0x00000000U 10704 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10705 // .. L0_SEL = 0 10706 // .. ==> 0XF8000728[1:1] = 0x00000000U 10707 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10708 // .. L1_SEL = 0 10709 // .. ==> 0XF8000728[2:2] = 0x00000000U 10710 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10711 // .. L2_SEL = 0 10712 // .. ==> 0XF8000728[4:3] = 0x00000000U 10713 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10714 // .. L3_SEL = 0 10715 // .. ==> 0XF8000728[7:5] = 0x00000000U 10716 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10717 // .. Speed = 0 10718 // .. ==> 0XF8000728[8:8] = 0x00000000U 10719 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10720 // .. IO_Type = 3 10721 // .. ==> 0XF8000728[11:9] = 0x00000003U 10722 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10723 // .. PULLUP = 0 10724 // .. ==> 0XF8000728[12:12] = 0x00000000U 10725 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10726 // .. DisableRcvr = 0 10727 // .. ==> 0XF8000728[13:13] = 0x00000000U 10728 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10729 // .. 10730 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000600U), 10731 // .. TRI_ENABLE = 0 10732 // .. ==> 0XF800072C[0:0] = 0x00000000U 10733 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10734 // .. L0_SEL = 0 10735 // .. ==> 0XF800072C[1:1] = 0x00000000U 10736 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10737 // .. L1_SEL = 0 10738 // .. ==> 0XF800072C[2:2] = 0x00000000U 10739 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10740 // .. L2_SEL = 0 10741 // .. ==> 0XF800072C[4:3] = 0x00000000U 10742 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10743 // .. L3_SEL = 0 10744 // .. ==> 0XF800072C[7:5] = 0x00000000U 10745 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10746 // .. Speed = 0 10747 // .. ==> 0XF800072C[8:8] = 0x00000000U 10748 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10749 // .. IO_Type = 3 10750 // .. ==> 0XF800072C[11:9] = 0x00000003U 10751 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10752 // .. PULLUP = 0 10753 // .. ==> 0XF800072C[12:12] = 0x00000000U 10754 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10755 // .. DisableRcvr = 0 10756 // .. ==> 0XF800072C[13:13] = 0x00000000U 10757 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10758 // .. 10759 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000600U), 10760 // .. TRI_ENABLE = 0 10761 // .. ==> 0XF8000730[0:0] = 0x00000000U 10762 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10763 // .. L0_SEL = 0 10764 // .. ==> 0XF8000730[1:1] = 0x00000000U 10765 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10766 // .. L1_SEL = 0 10767 // .. ==> 0XF8000730[2:2] = 0x00000000U 10768 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10769 // .. L2_SEL = 0 10770 // .. ==> 0XF8000730[4:3] = 0x00000000U 10771 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10772 // .. L3_SEL = 0 10773 // .. ==> 0XF8000730[7:5] = 0x00000000U 10774 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10775 // .. Speed = 0 10776 // .. ==> 0XF8000730[8:8] = 0x00000000U 10777 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10778 // .. IO_Type = 3 10779 // .. ==> 0XF8000730[11:9] = 0x00000003U 10780 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10781 // .. PULLUP = 0 10782 // .. ==> 0XF8000730[12:12] = 0x00000000U 10783 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10784 // .. DisableRcvr = 0 10785 // .. ==> 0XF8000730[13:13] = 0x00000000U 10786 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10787 // .. 10788 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000600U), 10789 // .. TRI_ENABLE = 0 10790 // .. ==> 0XF8000734[0:0] = 0x00000000U 10791 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10792 // .. L0_SEL = 0 10793 // .. ==> 0XF8000734[1:1] = 0x00000000U 10794 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10795 // .. L1_SEL = 0 10796 // .. ==> 0XF8000734[2:2] = 0x00000000U 10797 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10798 // .. L2_SEL = 0 10799 // .. ==> 0XF8000734[4:3] = 0x00000000U 10800 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10801 // .. L3_SEL = 0 10802 // .. ==> 0XF8000734[7:5] = 0x00000000U 10803 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10804 // .. Speed = 0 10805 // .. ==> 0XF8000734[8:8] = 0x00000000U 10806 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10807 // .. IO_Type = 3 10808 // .. ==> 0XF8000734[11:9] = 0x00000003U 10809 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10810 // .. PULLUP = 0 10811 // .. ==> 0XF8000734[12:12] = 0x00000000U 10812 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10813 // .. DisableRcvr = 0 10814 // .. ==> 0XF8000734[13:13] = 0x00000000U 10815 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10816 // .. 10817 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000600U), 10818 // .. TRI_ENABLE = 0 10819 // .. ==> 0XF8000738[0:0] = 0x00000000U 10820 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10821 // .. L0_SEL = 0 10822 // .. ==> 0XF8000738[1:1] = 0x00000000U 10823 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10824 // .. L1_SEL = 0 10825 // .. ==> 0XF8000738[2:2] = 0x00000000U 10826 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10827 // .. L2_SEL = 0 10828 // .. ==> 0XF8000738[4:3] = 0x00000000U 10829 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10830 // .. L3_SEL = 0 10831 // .. ==> 0XF8000738[7:5] = 0x00000000U 10832 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10833 // .. Speed = 0 10834 // .. ==> 0XF8000738[8:8] = 0x00000000U 10835 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10836 // .. IO_Type = 3 10837 // .. ==> 0XF8000738[11:9] = 0x00000003U 10838 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10839 // .. PULLUP = 0 10840 // .. ==> 0XF8000738[12:12] = 0x00000000U 10841 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10842 // .. DisableRcvr = 0 10843 // .. ==> 0XF8000738[13:13] = 0x00000000U 10844 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10845 // .. 10846 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000600U), 10847 // .. TRI_ENABLE = 0 10848 // .. ==> 0XF800073C[0:0] = 0x00000000U 10849 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10850 // .. L0_SEL = 0 10851 // .. ==> 0XF800073C[1:1] = 0x00000000U 10852 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10853 // .. L1_SEL = 0 10854 // .. ==> 0XF800073C[2:2] = 0x00000000U 10855 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10856 // .. L2_SEL = 0 10857 // .. ==> 0XF800073C[4:3] = 0x00000000U 10858 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10859 // .. L3_SEL = 0 10860 // .. ==> 0XF800073C[7:5] = 0x00000000U 10861 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10862 // .. Speed = 0 10863 // .. ==> 0XF800073C[8:8] = 0x00000000U 10864 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10865 // .. IO_Type = 3 10866 // .. ==> 0XF800073C[11:9] = 0x00000003U 10867 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10868 // .. PULLUP = 0 10869 // .. ==> 0XF800073C[12:12] = 0x00000000U 10870 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10871 // .. DisableRcvr = 0 10872 // .. ==> 0XF800073C[13:13] = 0x00000000U 10873 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10874 // .. 10875 EMIT_MASKWRITE(0XF800073C, 0x00003FFFU ,0x00000600U), 10876 // .. TRI_ENABLE = 0 10877 // .. ==> 0XF8000740[0:0] = 0x00000000U 10878 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10879 // .. L0_SEL = 1 10880 // .. ==> 0XF8000740[1:1] = 0x00000001U 10881 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10882 // .. L1_SEL = 0 10883 // .. ==> 0XF8000740[2:2] = 0x00000000U 10884 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10885 // .. L2_SEL = 0 10886 // .. ==> 0XF8000740[4:3] = 0x00000000U 10887 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10888 // .. L3_SEL = 0 10889 // .. ==> 0XF8000740[7:5] = 0x00000000U 10890 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10891 // .. Speed = 1 10892 // .. ==> 0XF8000740[8:8] = 0x00000001U 10893 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10894 // .. IO_Type = 1 10895 // .. ==> 0XF8000740[11:9] = 0x00000001U 10896 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10897 // .. PULLUP = 0 10898 // .. ==> 0XF8000740[12:12] = 0x00000000U 10899 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10900 // .. DisableRcvr = 0 10901 // .. ==> 0XF8000740[13:13] = 0x00000000U 10902 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10903 // .. 10904 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00000302U), 10905 // .. TRI_ENABLE = 0 10906 // .. ==> 0XF8000744[0:0] = 0x00000000U 10907 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10908 // .. L0_SEL = 1 10909 // .. ==> 0XF8000744[1:1] = 0x00000001U 10910 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10911 // .. L1_SEL = 0 10912 // .. ==> 0XF8000744[2:2] = 0x00000000U 10913 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10914 // .. L2_SEL = 0 10915 // .. ==> 0XF8000744[4:3] = 0x00000000U 10916 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10917 // .. L3_SEL = 0 10918 // .. ==> 0XF8000744[7:5] = 0x00000000U 10919 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10920 // .. Speed = 1 10921 // .. ==> 0XF8000744[8:8] = 0x00000001U 10922 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10923 // .. IO_Type = 1 10924 // .. ==> 0XF8000744[11:9] = 0x00000001U 10925 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10926 // .. PULLUP = 0 10927 // .. ==> 0XF8000744[12:12] = 0x00000000U 10928 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10929 // .. DisableRcvr = 0 10930 // .. ==> 0XF8000744[13:13] = 0x00000000U 10931 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10932 // .. 10933 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00000302U), 10934 // .. TRI_ENABLE = 0 10935 // .. ==> 0XF8000748[0:0] = 0x00000000U 10936 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10937 // .. L0_SEL = 1 10938 // .. ==> 0XF8000748[1:1] = 0x00000001U 10939 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10940 // .. L1_SEL = 0 10941 // .. ==> 0XF8000748[2:2] = 0x00000000U 10942 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10943 // .. L2_SEL = 0 10944 // .. ==> 0XF8000748[4:3] = 0x00000000U 10945 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10946 // .. L3_SEL = 0 10947 // .. ==> 0XF8000748[7:5] = 0x00000000U 10948 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10949 // .. Speed = 1 10950 // .. ==> 0XF8000748[8:8] = 0x00000001U 10951 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10952 // .. IO_Type = 1 10953 // .. ==> 0XF8000748[11:9] = 0x00000001U 10954 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10955 // .. PULLUP = 0 10956 // .. ==> 0XF8000748[12:12] = 0x00000000U 10957 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10958 // .. DisableRcvr = 0 10959 // .. ==> 0XF8000748[13:13] = 0x00000000U 10960 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10961 // .. 10962 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00000302U), 10963 // .. TRI_ENABLE = 0 10964 // .. ==> 0XF800074C[0:0] = 0x00000000U 10965 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10966 // .. L0_SEL = 1 10967 // .. ==> 0XF800074C[1:1] = 0x00000001U 10968 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10969 // .. L1_SEL = 0 10970 // .. ==> 0XF800074C[2:2] = 0x00000000U 10971 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10972 // .. L2_SEL = 0 10973 // .. ==> 0XF800074C[4:3] = 0x00000000U 10974 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10975 // .. L3_SEL = 0 10976 // .. ==> 0XF800074C[7:5] = 0x00000000U 10977 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10978 // .. Speed = 1 10979 // .. ==> 0XF800074C[8:8] = 0x00000001U 10980 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10981 // .. IO_Type = 1 10982 // .. ==> 0XF800074C[11:9] = 0x00000001U 10983 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10984 // .. PULLUP = 0 10985 // .. ==> 0XF800074C[12:12] = 0x00000000U 10986 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10987 // .. DisableRcvr = 0 10988 // .. ==> 0XF800074C[13:13] = 0x00000000U 10989 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10990 // .. 10991 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00000302U), 10992 // .. TRI_ENABLE = 0 10993 // .. ==> 0XF8000750[0:0] = 0x00000000U 10994 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10995 // .. L0_SEL = 1 10996 // .. ==> 0XF8000750[1:1] = 0x00000001U 10997 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10998 // .. L1_SEL = 0 10999 // .. ==> 0XF8000750[2:2] = 0x00000000U 11000 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11001 // .. L2_SEL = 0 11002 // .. ==> 0XF8000750[4:3] = 0x00000000U 11003 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11004 // .. L3_SEL = 0 11005 // .. ==> 0XF8000750[7:5] = 0x00000000U 11006 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11007 // .. Speed = 1 11008 // .. ==> 0XF8000750[8:8] = 0x00000001U 11009 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11010 // .. IO_Type = 1 11011 // .. ==> 0XF8000750[11:9] = 0x00000001U 11012 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11013 // .. PULLUP = 0 11014 // .. ==> 0XF8000750[12:12] = 0x00000000U 11015 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11016 // .. DisableRcvr = 0 11017 // .. ==> 0XF8000750[13:13] = 0x00000000U 11018 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11019 // .. 11020 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00000302U), 11021 // .. TRI_ENABLE = 0 11022 // .. ==> 0XF8000754[0:0] = 0x00000000U 11023 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11024 // .. L0_SEL = 1 11025 // .. ==> 0XF8000754[1:1] = 0x00000001U 11026 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11027 // .. L1_SEL = 0 11028 // .. ==> 0XF8000754[2:2] = 0x00000000U 11029 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11030 // .. L2_SEL = 0 11031 // .. ==> 0XF8000754[4:3] = 0x00000000U 11032 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11033 // .. L3_SEL = 0 11034 // .. ==> 0XF8000754[7:5] = 0x00000000U 11035 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11036 // .. Speed = 1 11037 // .. ==> 0XF8000754[8:8] = 0x00000001U 11038 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11039 // .. IO_Type = 1 11040 // .. ==> 0XF8000754[11:9] = 0x00000001U 11041 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11042 // .. PULLUP = 0 11043 // .. ==> 0XF8000754[12:12] = 0x00000000U 11044 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11045 // .. DisableRcvr = 0 11046 // .. ==> 0XF8000754[13:13] = 0x00000000U 11047 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11048 // .. 11049 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00000302U), 11050 // .. TRI_ENABLE = 1 11051 // .. ==> 0XF8000758[0:0] = 0x00000001U 11052 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11053 // .. L0_SEL = 1 11054 // .. ==> 0XF8000758[1:1] = 0x00000001U 11055 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11056 // .. L1_SEL = 0 11057 // .. ==> 0XF8000758[2:2] = 0x00000000U 11058 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11059 // .. L2_SEL = 0 11060 // .. ==> 0XF8000758[4:3] = 0x00000000U 11061 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11062 // .. L3_SEL = 0 11063 // .. ==> 0XF8000758[7:5] = 0x00000000U 11064 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11065 // .. Speed = 1 11066 // .. ==> 0XF8000758[8:8] = 0x00000001U 11067 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11068 // .. IO_Type = 1 11069 // .. ==> 0XF8000758[11:9] = 0x00000001U 11070 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11071 // .. PULLUP = 0 11072 // .. ==> 0XF8000758[12:12] = 0x00000000U 11073 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11074 // .. DisableRcvr = 0 11075 // .. ==> 0XF8000758[13:13] = 0x00000000U 11076 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11077 // .. 11078 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000303U), 11079 // .. TRI_ENABLE = 1 11080 // .. ==> 0XF800075C[0:0] = 0x00000001U 11081 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11082 // .. L0_SEL = 1 11083 // .. ==> 0XF800075C[1:1] = 0x00000001U 11084 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11085 // .. L1_SEL = 0 11086 // .. ==> 0XF800075C[2:2] = 0x00000000U 11087 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11088 // .. L2_SEL = 0 11089 // .. ==> 0XF800075C[4:3] = 0x00000000U 11090 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11091 // .. L3_SEL = 0 11092 // .. ==> 0XF800075C[7:5] = 0x00000000U 11093 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11094 // .. Speed = 1 11095 // .. ==> 0XF800075C[8:8] = 0x00000001U 11096 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11097 // .. IO_Type = 1 11098 // .. ==> 0XF800075C[11:9] = 0x00000001U 11099 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11100 // .. PULLUP = 0 11101 // .. ==> 0XF800075C[12:12] = 0x00000000U 11102 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11103 // .. DisableRcvr = 0 11104 // .. ==> 0XF800075C[13:13] = 0x00000000U 11105 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11106 // .. 11107 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000303U), 11108 // .. TRI_ENABLE = 1 11109 // .. ==> 0XF8000760[0:0] = 0x00000001U 11110 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11111 // .. L0_SEL = 1 11112 // .. ==> 0XF8000760[1:1] = 0x00000001U 11113 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11114 // .. L1_SEL = 0 11115 // .. ==> 0XF8000760[2:2] = 0x00000000U 11116 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11117 // .. L2_SEL = 0 11118 // .. ==> 0XF8000760[4:3] = 0x00000000U 11119 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11120 // .. L3_SEL = 0 11121 // .. ==> 0XF8000760[7:5] = 0x00000000U 11122 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11123 // .. Speed = 1 11124 // .. ==> 0XF8000760[8:8] = 0x00000001U 11125 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11126 // .. IO_Type = 1 11127 // .. ==> 0XF8000760[11:9] = 0x00000001U 11128 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11129 // .. PULLUP = 0 11130 // .. ==> 0XF8000760[12:12] = 0x00000000U 11131 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11132 // .. DisableRcvr = 0 11133 // .. ==> 0XF8000760[13:13] = 0x00000000U 11134 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11135 // .. 11136 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000303U), 11137 // .. TRI_ENABLE = 1 11138 // .. ==> 0XF8000764[0:0] = 0x00000001U 11139 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11140 // .. L0_SEL = 1 11141 // .. ==> 0XF8000764[1:1] = 0x00000001U 11142 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11143 // .. L1_SEL = 0 11144 // .. ==> 0XF8000764[2:2] = 0x00000000U 11145 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11146 // .. L2_SEL = 0 11147 // .. ==> 0XF8000764[4:3] = 0x00000000U 11148 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11149 // .. L3_SEL = 0 11150 // .. ==> 0XF8000764[7:5] = 0x00000000U 11151 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11152 // .. Speed = 1 11153 // .. ==> 0XF8000764[8:8] = 0x00000001U 11154 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11155 // .. IO_Type = 1 11156 // .. ==> 0XF8000764[11:9] = 0x00000001U 11157 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11158 // .. PULLUP = 0 11159 // .. ==> 0XF8000764[12:12] = 0x00000000U 11160 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11161 // .. DisableRcvr = 0 11162 // .. ==> 0XF8000764[13:13] = 0x00000000U 11163 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11164 // .. 11165 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000303U), 11166 // .. TRI_ENABLE = 1 11167 // .. ==> 0XF8000768[0:0] = 0x00000001U 11168 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11169 // .. L0_SEL = 1 11170 // .. ==> 0XF8000768[1:1] = 0x00000001U 11171 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11172 // .. L1_SEL = 0 11173 // .. ==> 0XF8000768[2:2] = 0x00000000U 11174 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11175 // .. L2_SEL = 0 11176 // .. ==> 0XF8000768[4:3] = 0x00000000U 11177 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11178 // .. L3_SEL = 0 11179 // .. ==> 0XF8000768[7:5] = 0x00000000U 11180 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11181 // .. Speed = 1 11182 // .. ==> 0XF8000768[8:8] = 0x00000001U 11183 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11184 // .. IO_Type = 1 11185 // .. ==> 0XF8000768[11:9] = 0x00000001U 11186 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11187 // .. PULLUP = 0 11188 // .. ==> 0XF8000768[12:12] = 0x00000000U 11189 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11190 // .. DisableRcvr = 0 11191 // .. ==> 0XF8000768[13:13] = 0x00000000U 11192 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11193 // .. 11194 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000303U), 11195 // .. TRI_ENABLE = 1 11196 // .. ==> 0XF800076C[0:0] = 0x00000001U 11197 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11198 // .. L0_SEL = 1 11199 // .. ==> 0XF800076C[1:1] = 0x00000001U 11200 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11201 // .. L1_SEL = 0 11202 // .. ==> 0XF800076C[2:2] = 0x00000000U 11203 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11204 // .. L2_SEL = 0 11205 // .. ==> 0XF800076C[4:3] = 0x00000000U 11206 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11207 // .. L3_SEL = 0 11208 // .. ==> 0XF800076C[7:5] = 0x00000000U 11209 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11210 // .. Speed = 1 11211 // .. ==> 0XF800076C[8:8] = 0x00000001U 11212 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11213 // .. IO_Type = 1 11214 // .. ==> 0XF800076C[11:9] = 0x00000001U 11215 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11216 // .. PULLUP = 0 11217 // .. ==> 0XF800076C[12:12] = 0x00000000U 11218 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11219 // .. DisableRcvr = 0 11220 // .. ==> 0XF800076C[13:13] = 0x00000000U 11221 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11222 // .. 11223 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000303U), 11224 // .. TRI_ENABLE = 0 11225 // .. ==> 0XF8000770[0:0] = 0x00000000U 11226 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11227 // .. L0_SEL = 0 11228 // .. ==> 0XF8000770[1:1] = 0x00000000U 11229 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11230 // .. L1_SEL = 1 11231 // .. ==> 0XF8000770[2:2] = 0x00000001U 11232 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11233 // .. L2_SEL = 0 11234 // .. ==> 0XF8000770[4:3] = 0x00000000U 11235 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11236 // .. L3_SEL = 0 11237 // .. ==> 0XF8000770[7:5] = 0x00000000U 11238 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11239 // .. Speed = 1 11240 // .. ==> 0XF8000770[8:8] = 0x00000001U 11241 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11242 // .. IO_Type = 1 11243 // .. ==> 0XF8000770[11:9] = 0x00000001U 11244 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11245 // .. PULLUP = 0 11246 // .. ==> 0XF8000770[12:12] = 0x00000000U 11247 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11248 // .. DisableRcvr = 0 11249 // .. ==> 0XF8000770[13:13] = 0x00000000U 11250 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11251 // .. 11252 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000304U), 11253 // .. TRI_ENABLE = 1 11254 // .. ==> 0XF8000774[0:0] = 0x00000001U 11255 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11256 // .. L0_SEL = 0 11257 // .. ==> 0XF8000774[1:1] = 0x00000000U 11258 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11259 // .. L1_SEL = 1 11260 // .. ==> 0XF8000774[2:2] = 0x00000001U 11261 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11262 // .. L2_SEL = 0 11263 // .. ==> 0XF8000774[4:3] = 0x00000000U 11264 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11265 // .. L3_SEL = 0 11266 // .. ==> 0XF8000774[7:5] = 0x00000000U 11267 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11268 // .. Speed = 1 11269 // .. ==> 0XF8000774[8:8] = 0x00000001U 11270 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11271 // .. IO_Type = 1 11272 // .. ==> 0XF8000774[11:9] = 0x00000001U 11273 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11274 // .. PULLUP = 0 11275 // .. ==> 0XF8000774[12:12] = 0x00000000U 11276 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11277 // .. DisableRcvr = 0 11278 // .. ==> 0XF8000774[13:13] = 0x00000000U 11279 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11280 // .. 11281 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000305U), 11282 // .. TRI_ENABLE = 0 11283 // .. ==> 0XF8000778[0:0] = 0x00000000U 11284 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11285 // .. L0_SEL = 0 11286 // .. ==> 0XF8000778[1:1] = 0x00000000U 11287 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11288 // .. L1_SEL = 1 11289 // .. ==> 0XF8000778[2:2] = 0x00000001U 11290 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11291 // .. L2_SEL = 0 11292 // .. ==> 0XF8000778[4:3] = 0x00000000U 11293 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11294 // .. L3_SEL = 0 11295 // .. ==> 0XF8000778[7:5] = 0x00000000U 11296 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11297 // .. Speed = 1 11298 // .. ==> 0XF8000778[8:8] = 0x00000001U 11299 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11300 // .. IO_Type = 1 11301 // .. ==> 0XF8000778[11:9] = 0x00000001U 11302 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11303 // .. PULLUP = 0 11304 // .. ==> 0XF8000778[12:12] = 0x00000000U 11305 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11306 // .. DisableRcvr = 0 11307 // .. ==> 0XF8000778[13:13] = 0x00000000U 11308 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11309 // .. 11310 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000304U), 11311 // .. TRI_ENABLE = 1 11312 // .. ==> 0XF800077C[0:0] = 0x00000001U 11313 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11314 // .. L0_SEL = 0 11315 // .. ==> 0XF800077C[1:1] = 0x00000000U 11316 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11317 // .. L1_SEL = 1 11318 // .. ==> 0XF800077C[2:2] = 0x00000001U 11319 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11320 // .. L2_SEL = 0 11321 // .. ==> 0XF800077C[4:3] = 0x00000000U 11322 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11323 // .. L3_SEL = 0 11324 // .. ==> 0XF800077C[7:5] = 0x00000000U 11325 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11326 // .. Speed = 1 11327 // .. ==> 0XF800077C[8:8] = 0x00000001U 11328 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11329 // .. IO_Type = 1 11330 // .. ==> 0XF800077C[11:9] = 0x00000001U 11331 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11332 // .. PULLUP = 0 11333 // .. ==> 0XF800077C[12:12] = 0x00000000U 11334 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11335 // .. DisableRcvr = 0 11336 // .. ==> 0XF800077C[13:13] = 0x00000000U 11337 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11338 // .. 11339 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000305U), 11340 // .. TRI_ENABLE = 0 11341 // .. ==> 0XF8000780[0:0] = 0x00000000U 11342 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11343 // .. L0_SEL = 0 11344 // .. ==> 0XF8000780[1:1] = 0x00000000U 11345 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11346 // .. L1_SEL = 1 11347 // .. ==> 0XF8000780[2:2] = 0x00000001U 11348 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11349 // .. L2_SEL = 0 11350 // .. ==> 0XF8000780[4:3] = 0x00000000U 11351 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11352 // .. L3_SEL = 0 11353 // .. ==> 0XF8000780[7:5] = 0x00000000U 11354 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11355 // .. Speed = 1 11356 // .. ==> 0XF8000780[8:8] = 0x00000001U 11357 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11358 // .. IO_Type = 1 11359 // .. ==> 0XF8000780[11:9] = 0x00000001U 11360 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11361 // .. PULLUP = 0 11362 // .. ==> 0XF8000780[12:12] = 0x00000000U 11363 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11364 // .. DisableRcvr = 0 11365 // .. ==> 0XF8000780[13:13] = 0x00000000U 11366 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11367 // .. 11368 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000304U), 11369 // .. TRI_ENABLE = 0 11370 // .. ==> 0XF8000784[0:0] = 0x00000000U 11371 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11372 // .. L0_SEL = 0 11373 // .. ==> 0XF8000784[1:1] = 0x00000000U 11374 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11375 // .. L1_SEL = 1 11376 // .. ==> 0XF8000784[2:2] = 0x00000001U 11377 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11378 // .. L2_SEL = 0 11379 // .. ==> 0XF8000784[4:3] = 0x00000000U 11380 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11381 // .. L3_SEL = 0 11382 // .. ==> 0XF8000784[7:5] = 0x00000000U 11383 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11384 // .. Speed = 1 11385 // .. ==> 0XF8000784[8:8] = 0x00000001U 11386 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11387 // .. IO_Type = 1 11388 // .. ==> 0XF8000784[11:9] = 0x00000001U 11389 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11390 // .. PULLUP = 0 11391 // .. ==> 0XF8000784[12:12] = 0x00000000U 11392 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11393 // .. DisableRcvr = 0 11394 // .. ==> 0XF8000784[13:13] = 0x00000000U 11395 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11396 // .. 11397 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000304U), 11398 // .. TRI_ENABLE = 0 11399 // .. ==> 0XF8000788[0:0] = 0x00000000U 11400 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11401 // .. L0_SEL = 0 11402 // .. ==> 0XF8000788[1:1] = 0x00000000U 11403 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11404 // .. L1_SEL = 1 11405 // .. ==> 0XF8000788[2:2] = 0x00000001U 11406 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11407 // .. L2_SEL = 0 11408 // .. ==> 0XF8000788[4:3] = 0x00000000U 11409 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11410 // .. L3_SEL = 0 11411 // .. ==> 0XF8000788[7:5] = 0x00000000U 11412 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11413 // .. Speed = 1 11414 // .. ==> 0XF8000788[8:8] = 0x00000001U 11415 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11416 // .. IO_Type = 1 11417 // .. ==> 0XF8000788[11:9] = 0x00000001U 11418 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11419 // .. PULLUP = 0 11420 // .. ==> 0XF8000788[12:12] = 0x00000000U 11421 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11422 // .. DisableRcvr = 0 11423 // .. ==> 0XF8000788[13:13] = 0x00000000U 11424 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11425 // .. 11426 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000304U), 11427 // .. TRI_ENABLE = 0 11428 // .. ==> 0XF800078C[0:0] = 0x00000000U 11429 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11430 // .. L0_SEL = 0 11431 // .. ==> 0XF800078C[1:1] = 0x00000000U 11432 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11433 // .. L1_SEL = 1 11434 // .. ==> 0XF800078C[2:2] = 0x00000001U 11435 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11436 // .. L2_SEL = 0 11437 // .. ==> 0XF800078C[4:3] = 0x00000000U 11438 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11439 // .. L3_SEL = 0 11440 // .. ==> 0XF800078C[7:5] = 0x00000000U 11441 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11442 // .. Speed = 1 11443 // .. ==> 0XF800078C[8:8] = 0x00000001U 11444 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11445 // .. IO_Type = 1 11446 // .. ==> 0XF800078C[11:9] = 0x00000001U 11447 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11448 // .. PULLUP = 0 11449 // .. ==> 0XF800078C[12:12] = 0x00000000U 11450 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11451 // .. DisableRcvr = 0 11452 // .. ==> 0XF800078C[13:13] = 0x00000000U 11453 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11454 // .. 11455 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000304U), 11456 // .. TRI_ENABLE = 1 11457 // .. ==> 0XF8000790[0:0] = 0x00000001U 11458 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11459 // .. L0_SEL = 0 11460 // .. ==> 0XF8000790[1:1] = 0x00000000U 11461 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11462 // .. L1_SEL = 1 11463 // .. ==> 0XF8000790[2:2] = 0x00000001U 11464 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11465 // .. L2_SEL = 0 11466 // .. ==> 0XF8000790[4:3] = 0x00000000U 11467 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11468 // .. L3_SEL = 0 11469 // .. ==> 0XF8000790[7:5] = 0x00000000U 11470 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11471 // .. Speed = 1 11472 // .. ==> 0XF8000790[8:8] = 0x00000001U 11473 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11474 // .. IO_Type = 1 11475 // .. ==> 0XF8000790[11:9] = 0x00000001U 11476 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11477 // .. PULLUP = 0 11478 // .. ==> 0XF8000790[12:12] = 0x00000000U 11479 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11480 // .. DisableRcvr = 0 11481 // .. ==> 0XF8000790[13:13] = 0x00000000U 11482 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11483 // .. 11484 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000305U), 11485 // .. TRI_ENABLE = 0 11486 // .. ==> 0XF8000794[0:0] = 0x00000000U 11487 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11488 // .. L0_SEL = 0 11489 // .. ==> 0XF8000794[1:1] = 0x00000000U 11490 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11491 // .. L1_SEL = 1 11492 // .. ==> 0XF8000794[2:2] = 0x00000001U 11493 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11494 // .. L2_SEL = 0 11495 // .. ==> 0XF8000794[4:3] = 0x00000000U 11496 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11497 // .. L3_SEL = 0 11498 // .. ==> 0XF8000794[7:5] = 0x00000000U 11499 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11500 // .. Speed = 1 11501 // .. ==> 0XF8000794[8:8] = 0x00000001U 11502 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11503 // .. IO_Type = 1 11504 // .. ==> 0XF8000794[11:9] = 0x00000001U 11505 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11506 // .. PULLUP = 0 11507 // .. ==> 0XF8000794[12:12] = 0x00000000U 11508 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11509 // .. DisableRcvr = 0 11510 // .. ==> 0XF8000794[13:13] = 0x00000000U 11511 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11512 // .. 11513 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000304U), 11514 // .. TRI_ENABLE = 0 11515 // .. ==> 0XF8000798[0:0] = 0x00000000U 11516 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11517 // .. L0_SEL = 0 11518 // .. ==> 0XF8000798[1:1] = 0x00000000U 11519 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11520 // .. L1_SEL = 1 11521 // .. ==> 0XF8000798[2:2] = 0x00000001U 11522 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11523 // .. L2_SEL = 0 11524 // .. ==> 0XF8000798[4:3] = 0x00000000U 11525 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11526 // .. L3_SEL = 0 11527 // .. ==> 0XF8000798[7:5] = 0x00000000U 11528 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11529 // .. Speed = 1 11530 // .. ==> 0XF8000798[8:8] = 0x00000001U 11531 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11532 // .. IO_Type = 1 11533 // .. ==> 0XF8000798[11:9] = 0x00000001U 11534 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11535 // .. PULLUP = 0 11536 // .. ==> 0XF8000798[12:12] = 0x00000000U 11537 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11538 // .. DisableRcvr = 0 11539 // .. ==> 0XF8000798[13:13] = 0x00000000U 11540 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11541 // .. 11542 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000304U), 11543 // .. TRI_ENABLE = 0 11544 // .. ==> 0XF800079C[0:0] = 0x00000000U 11545 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11546 // .. L0_SEL = 0 11547 // .. ==> 0XF800079C[1:1] = 0x00000000U 11548 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11549 // .. L1_SEL = 1 11550 // .. ==> 0XF800079C[2:2] = 0x00000001U 11551 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11552 // .. L2_SEL = 0 11553 // .. ==> 0XF800079C[4:3] = 0x00000000U 11554 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11555 // .. L3_SEL = 0 11556 // .. ==> 0XF800079C[7:5] = 0x00000000U 11557 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11558 // .. Speed = 1 11559 // .. ==> 0XF800079C[8:8] = 0x00000001U 11560 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11561 // .. IO_Type = 1 11562 // .. ==> 0XF800079C[11:9] = 0x00000001U 11563 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11564 // .. PULLUP = 0 11565 // .. ==> 0XF800079C[12:12] = 0x00000000U 11566 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11567 // .. DisableRcvr = 0 11568 // .. ==> 0XF800079C[13:13] = 0x00000000U 11569 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11570 // .. 11571 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000304U), 11572 // .. TRI_ENABLE = 0 11573 // .. ==> 0XF80007A0[0:0] = 0x00000000U 11574 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11575 // .. L0_SEL = 0 11576 // .. ==> 0XF80007A0[1:1] = 0x00000000U 11577 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11578 // .. L1_SEL = 0 11579 // .. ==> 0XF80007A0[2:2] = 0x00000000U 11580 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11581 // .. L2_SEL = 0 11582 // .. ==> 0XF80007A0[4:3] = 0x00000000U 11583 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11584 // .. L3_SEL = 4 11585 // .. ==> 0XF80007A0[7:5] = 0x00000004U 11586 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11587 // .. Speed = 1 11588 // .. ==> 0XF80007A0[8:8] = 0x00000001U 11589 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11590 // .. IO_Type = 1 11591 // .. ==> 0XF80007A0[11:9] = 0x00000001U 11592 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11593 // .. PULLUP = 0 11594 // .. ==> 0XF80007A0[12:12] = 0x00000000U 11595 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11596 // .. DisableRcvr = 0 11597 // .. ==> 0XF80007A0[13:13] = 0x00000000U 11598 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11599 // .. 11600 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000380U), 11601 // .. TRI_ENABLE = 0 11602 // .. ==> 0XF80007A4[0:0] = 0x00000000U 11603 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11604 // .. L0_SEL = 0 11605 // .. ==> 0XF80007A4[1:1] = 0x00000000U 11606 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11607 // .. L1_SEL = 0 11608 // .. ==> 0XF80007A4[2:2] = 0x00000000U 11609 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11610 // .. L2_SEL = 0 11611 // .. ==> 0XF80007A4[4:3] = 0x00000000U 11612 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11613 // .. L3_SEL = 4 11614 // .. ==> 0XF80007A4[7:5] = 0x00000004U 11615 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11616 // .. Speed = 1 11617 // .. ==> 0XF80007A4[8:8] = 0x00000001U 11618 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11619 // .. IO_Type = 1 11620 // .. ==> 0XF80007A4[11:9] = 0x00000001U 11621 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11622 // .. PULLUP = 0 11623 // .. ==> 0XF80007A4[12:12] = 0x00000000U 11624 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11625 // .. DisableRcvr = 0 11626 // .. ==> 0XF80007A4[13:13] = 0x00000000U 11627 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11628 // .. 11629 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000380U), 11630 // .. TRI_ENABLE = 0 11631 // .. ==> 0XF80007A8[0:0] = 0x00000000U 11632 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11633 // .. L0_SEL = 0 11634 // .. ==> 0XF80007A8[1:1] = 0x00000000U 11635 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11636 // .. L1_SEL = 0 11637 // .. ==> 0XF80007A8[2:2] = 0x00000000U 11638 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11639 // .. L2_SEL = 0 11640 // .. ==> 0XF80007A8[4:3] = 0x00000000U 11641 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11642 // .. L3_SEL = 4 11643 // .. ==> 0XF80007A8[7:5] = 0x00000004U 11644 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11645 // .. Speed = 1 11646 // .. ==> 0XF80007A8[8:8] = 0x00000001U 11647 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11648 // .. IO_Type = 1 11649 // .. ==> 0XF80007A8[11:9] = 0x00000001U 11650 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11651 // .. PULLUP = 0 11652 // .. ==> 0XF80007A8[12:12] = 0x00000000U 11653 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11654 // .. DisableRcvr = 0 11655 // .. ==> 0XF80007A8[13:13] = 0x00000000U 11656 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11657 // .. 11658 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000380U), 11659 // .. TRI_ENABLE = 0 11660 // .. ==> 0XF80007AC[0:0] = 0x00000000U 11661 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11662 // .. L0_SEL = 0 11663 // .. ==> 0XF80007AC[1:1] = 0x00000000U 11664 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11665 // .. L1_SEL = 0 11666 // .. ==> 0XF80007AC[2:2] = 0x00000000U 11667 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11668 // .. L2_SEL = 0 11669 // .. ==> 0XF80007AC[4:3] = 0x00000000U 11670 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11671 // .. L3_SEL = 4 11672 // .. ==> 0XF80007AC[7:5] = 0x00000004U 11673 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11674 // .. Speed = 1 11675 // .. ==> 0XF80007AC[8:8] = 0x00000001U 11676 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11677 // .. IO_Type = 1 11678 // .. ==> 0XF80007AC[11:9] = 0x00000001U 11679 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11680 // .. PULLUP = 0 11681 // .. ==> 0XF80007AC[12:12] = 0x00000000U 11682 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11683 // .. DisableRcvr = 0 11684 // .. ==> 0XF80007AC[13:13] = 0x00000000U 11685 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11686 // .. 11687 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000380U), 11688 // .. TRI_ENABLE = 0 11689 // .. ==> 0XF80007B0[0:0] = 0x00000000U 11690 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11691 // .. L0_SEL = 0 11692 // .. ==> 0XF80007B0[1:1] = 0x00000000U 11693 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11694 // .. L1_SEL = 0 11695 // .. ==> 0XF80007B0[2:2] = 0x00000000U 11696 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11697 // .. L2_SEL = 0 11698 // .. ==> 0XF80007B0[4:3] = 0x00000000U 11699 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11700 // .. L3_SEL = 4 11701 // .. ==> 0XF80007B0[7:5] = 0x00000004U 11702 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11703 // .. Speed = 1 11704 // .. ==> 0XF80007B0[8:8] = 0x00000001U 11705 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11706 // .. IO_Type = 1 11707 // .. ==> 0XF80007B0[11:9] = 0x00000001U 11708 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11709 // .. PULLUP = 0 11710 // .. ==> 0XF80007B0[12:12] = 0x00000000U 11711 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11712 // .. DisableRcvr = 0 11713 // .. ==> 0XF80007B0[13:13] = 0x00000000U 11714 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11715 // .. 11716 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000380U), 11717 // .. TRI_ENABLE = 0 11718 // .. ==> 0XF80007B4[0:0] = 0x00000000U 11719 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11720 // .. L0_SEL = 0 11721 // .. ==> 0XF80007B4[1:1] = 0x00000000U 11722 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11723 // .. L1_SEL = 0 11724 // .. ==> 0XF80007B4[2:2] = 0x00000000U 11725 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11726 // .. L2_SEL = 0 11727 // .. ==> 0XF80007B4[4:3] = 0x00000000U 11728 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11729 // .. L3_SEL = 4 11730 // .. ==> 0XF80007B4[7:5] = 0x00000004U 11731 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11732 // .. Speed = 1 11733 // .. ==> 0XF80007B4[8:8] = 0x00000001U 11734 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11735 // .. IO_Type = 1 11736 // .. ==> 0XF80007B4[11:9] = 0x00000001U 11737 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11738 // .. PULLUP = 0 11739 // .. ==> 0XF80007B4[12:12] = 0x00000000U 11740 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11741 // .. DisableRcvr = 0 11742 // .. ==> 0XF80007B4[13:13] = 0x00000000U 11743 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11744 // .. 11745 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000380U), 11746 // .. TRI_ENABLE = 1 11747 // .. ==> 0XF80007B8[0:0] = 0x00000001U 11748 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11749 // .. Speed = 0 11750 // .. ==> 0XF80007B8[8:8] = 0x00000000U 11751 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11752 // .. IO_Type = 1 11753 // .. ==> 0XF80007B8[11:9] = 0x00000001U 11754 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11755 // .. PULLUP = 0 11756 // .. ==> 0XF80007B8[12:12] = 0x00000000U 11757 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11758 // .. DisableRcvr = 0 11759 // .. ==> 0XF80007B8[13:13] = 0x00000000U 11760 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11761 // .. 11762 EMIT_MASKWRITE(0XF80007B8, 0x00003F01U ,0x00000201U), 11763 // .. TRI_ENABLE = 1 11764 // .. ==> 0XF80007BC[0:0] = 0x00000001U 11765 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11766 // .. Speed = 0 11767 // .. ==> 0XF80007BC[8:8] = 0x00000000U 11768 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11769 // .. IO_Type = 1 11770 // .. ==> 0XF80007BC[11:9] = 0x00000001U 11771 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11772 // .. PULLUP = 0 11773 // .. ==> 0XF80007BC[12:12] = 0x00000000U 11774 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11775 // .. DisableRcvr = 0 11776 // .. ==> 0XF80007BC[13:13] = 0x00000000U 11777 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11778 // .. 11779 EMIT_MASKWRITE(0XF80007BC, 0x00003F01U ,0x00000201U), 11780 // .. TRI_ENABLE = 0 11781 // .. ==> 0XF80007C0[0:0] = 0x00000000U 11782 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11783 // .. L0_SEL = 0 11784 // .. ==> 0XF80007C0[1:1] = 0x00000000U 11785 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11786 // .. L1_SEL = 0 11787 // .. ==> 0XF80007C0[2:2] = 0x00000000U 11788 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11789 // .. L2_SEL = 0 11790 // .. ==> 0XF80007C0[4:3] = 0x00000000U 11791 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11792 // .. L3_SEL = 7 11793 // .. ==> 0XF80007C0[7:5] = 0x00000007U 11794 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 11795 // .. Speed = 0 11796 // .. ==> 0XF80007C0[8:8] = 0x00000000U 11797 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11798 // .. IO_Type = 1 11799 // .. ==> 0XF80007C0[11:9] = 0x00000001U 11800 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11801 // .. PULLUP = 0 11802 // .. ==> 0XF80007C0[12:12] = 0x00000000U 11803 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11804 // .. DisableRcvr = 0 11805 // .. ==> 0XF80007C0[13:13] = 0x00000000U 11806 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11807 // .. 11808 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U), 11809 // .. TRI_ENABLE = 1 11810 // .. ==> 0XF80007C4[0:0] = 0x00000001U 11811 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11812 // .. L0_SEL = 0 11813 // .. ==> 0XF80007C4[1:1] = 0x00000000U 11814 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11815 // .. L1_SEL = 0 11816 // .. ==> 0XF80007C4[2:2] = 0x00000000U 11817 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11818 // .. L2_SEL = 0 11819 // .. ==> 0XF80007C4[4:3] = 0x00000000U 11820 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11821 // .. L3_SEL = 7 11822 // .. ==> 0XF80007C4[7:5] = 0x00000007U 11823 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 11824 // .. Speed = 0 11825 // .. ==> 0XF80007C4[8:8] = 0x00000000U 11826 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11827 // .. IO_Type = 1 11828 // .. ==> 0XF80007C4[11:9] = 0x00000001U 11829 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11830 // .. PULLUP = 0 11831 // .. ==> 0XF80007C4[12:12] = 0x00000000U 11832 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11833 // .. DisableRcvr = 0 11834 // .. ==> 0XF80007C4[13:13] = 0x00000000U 11835 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11836 // .. 11837 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U), 11838 // .. TRI_ENABLE = 1 11839 // .. ==> 0XF80007C8[0:0] = 0x00000001U 11840 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11841 // .. L0_SEL = 0 11842 // .. ==> 0XF80007C8[1:1] = 0x00000000U 11843 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11844 // .. L1_SEL = 0 11845 // .. ==> 0XF80007C8[2:2] = 0x00000000U 11846 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11847 // .. L2_SEL = 0 11848 // .. ==> 0XF80007C8[4:3] = 0x00000000U 11849 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11850 // .. L3_SEL = 0 11851 // .. ==> 0XF80007C8[7:5] = 0x00000000U 11852 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11853 // .. Speed = 0 11854 // .. ==> 0XF80007C8[8:8] = 0x00000000U 11855 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11856 // .. IO_Type = 1 11857 // .. ==> 0XF80007C8[11:9] = 0x00000001U 11858 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11859 // .. PULLUP = 0 11860 // .. ==> 0XF80007C8[12:12] = 0x00000000U 11861 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11862 // .. DisableRcvr = 0 11863 // .. ==> 0XF80007C8[13:13] = 0x00000000U 11864 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11865 // .. 11866 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00000201U), 11867 // .. TRI_ENABLE = 1 11868 // .. ==> 0XF80007CC[0:0] = 0x00000001U 11869 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11870 // .. L0_SEL = 0 11871 // .. ==> 0XF80007CC[1:1] = 0x00000000U 11872 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11873 // .. L1_SEL = 0 11874 // .. ==> 0XF80007CC[2:2] = 0x00000000U 11875 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11876 // .. L2_SEL = 0 11877 // .. ==> 0XF80007CC[4:3] = 0x00000000U 11878 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11879 // .. L3_SEL = 0 11880 // .. ==> 0XF80007CC[7:5] = 0x00000000U 11881 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11882 // .. Speed = 0 11883 // .. ==> 0XF80007CC[8:8] = 0x00000000U 11884 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11885 // .. IO_Type = 1 11886 // .. ==> 0XF80007CC[11:9] = 0x00000001U 11887 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11888 // .. PULLUP = 0 11889 // .. ==> 0XF80007CC[12:12] = 0x00000000U 11890 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11891 // .. DisableRcvr = 0 11892 // .. ==> 0XF80007CC[13:13] = 0x00000000U 11893 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11894 // .. 11895 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000201U), 11896 // .. TRI_ENABLE = 0 11897 // .. ==> 0XF80007D0[0:0] = 0x00000000U 11898 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11899 // .. L0_SEL = 0 11900 // .. ==> 0XF80007D0[1:1] = 0x00000000U 11901 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11902 // .. L1_SEL = 0 11903 // .. ==> 0XF80007D0[2:2] = 0x00000000U 11904 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11905 // .. L2_SEL = 0 11906 // .. ==> 0XF80007D0[4:3] = 0x00000000U 11907 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11908 // .. L3_SEL = 4 11909 // .. ==> 0XF80007D0[7:5] = 0x00000004U 11910 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11911 // .. Speed = 0 11912 // .. ==> 0XF80007D0[8:8] = 0x00000000U 11913 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11914 // .. IO_Type = 1 11915 // .. ==> 0XF80007D0[11:9] = 0x00000001U 11916 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11917 // .. PULLUP = 0 11918 // .. ==> 0XF80007D0[12:12] = 0x00000000U 11919 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11920 // .. DisableRcvr = 0 11921 // .. ==> 0XF80007D0[13:13] = 0x00000000U 11922 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11923 // .. 11924 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U), 11925 // .. TRI_ENABLE = 0 11926 // .. ==> 0XF80007D4[0:0] = 0x00000000U 11927 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11928 // .. L0_SEL = 0 11929 // .. ==> 0XF80007D4[1:1] = 0x00000000U 11930 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11931 // .. L1_SEL = 0 11932 // .. ==> 0XF80007D4[2:2] = 0x00000000U 11933 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11934 // .. L2_SEL = 0 11935 // .. ==> 0XF80007D4[4:3] = 0x00000000U 11936 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11937 // .. L3_SEL = 4 11938 // .. ==> 0XF80007D4[7:5] = 0x00000004U 11939 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11940 // .. Speed = 0 11941 // .. ==> 0XF80007D4[8:8] = 0x00000000U 11942 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11943 // .. IO_Type = 1 11944 // .. ==> 0XF80007D4[11:9] = 0x00000001U 11945 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11946 // .. PULLUP = 0 11947 // .. ==> 0XF80007D4[12:12] = 0x00000000U 11948 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11949 // .. DisableRcvr = 0 11950 // .. ==> 0XF80007D4[13:13] = 0x00000000U 11951 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11952 // .. 11953 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U), 11954 // .. SDIO0_WP_SEL = 46 11955 // .. ==> 0XF8000830[5:0] = 0x0000002EU 11956 // .. ==> MASK : 0x0000003FU VAL : 0x0000002EU 11957 // .. SDIO0_CD_SEL = 47 11958 // .. ==> 0XF8000830[21:16] = 0x0000002FU 11959 // .. ==> MASK : 0x003F0000U VAL : 0x002F0000U 11960 // .. 11961 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x002F002EU), 11962 // .. FINISH: MIO PROGRAMMING 11963 // .. START: LOCK IT BACK 11964 // .. LOCK_KEY = 0X767B 11965 // .. ==> 0XF8000004[15:0] = 0x0000767BU 11966 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 11967 // .. 11968 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 11969 // .. FINISH: LOCK IT BACK 11970 // FINISH: top 11971 // 11972 EMIT_EXIT(), 11973 11974 // 11975 }; 11976 11977 unsigned long ps7_peripherals_init_data_1_0[] = { 11978 // START: top 11979 // .. START: SLCR SETTINGS 11980 // .. UNLOCK_KEY = 0XDF0D 11981 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 11982 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 11983 // .. 11984 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 11985 // .. FINISH: SLCR SETTINGS 11986 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS 11987 // .. IBUF_DISABLE_MODE = 0x1 11988 // .. ==> 0XF8000B48[7:7] = 0x00000001U 11989 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 11990 // .. TERM_DISABLE_MODE = 0x1 11991 // .. ==> 0XF8000B48[8:8] = 0x00000001U 11992 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11993 // .. 11994 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U), 11995 // .. IBUF_DISABLE_MODE = 0x1 11996 // .. ==> 0XF8000B4C[7:7] = 0x00000001U 11997 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 11998 // .. TERM_DISABLE_MODE = 0x1 11999 // .. ==> 0XF8000B4C[8:8] = 0x00000001U 12000 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 12001 // .. 12002 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U), 12003 // .. IBUF_DISABLE_MODE = 0x1 12004 // .. ==> 0XF8000B50[7:7] = 0x00000001U 12005 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 12006 // .. TERM_DISABLE_MODE = 0x1 12007 // .. ==> 0XF8000B50[8:8] = 0x00000001U 12008 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 12009 // .. 12010 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U), 12011 // .. IBUF_DISABLE_MODE = 0x1 12012 // .. ==> 0XF8000B54[7:7] = 0x00000001U 12013 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 12014 // .. TERM_DISABLE_MODE = 0x1 12015 // .. ==> 0XF8000B54[8:8] = 0x00000001U 12016 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 12017 // .. 12018 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U), 12019 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS 12020 // .. START: LOCK IT BACK 12021 // .. LOCK_KEY = 0X767B 12022 // .. ==> 0XF8000004[15:0] = 0x0000767BU 12023 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 12024 // .. 12025 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 12026 // .. FINISH: LOCK IT BACK 12027 // .. START: SRAM/NOR SET OPMODE 12028 // .. FINISH: SRAM/NOR SET OPMODE 12029 // .. START: UART REGISTERS 12030 // .. BDIV = 0x6 12031 // .. ==> 0XE0001034[7:0] = 0x00000006U 12032 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U 12033 // .. 12034 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U), 12035 // .. CD = 0x3e 12036 // .. ==> 0XE0001018[15:0] = 0x0000003EU 12037 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU 12038 // .. 12039 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU), 12040 // .. STPBRK = 0x0 12041 // .. ==> 0XE0001000[8:8] = 0x00000000U 12042 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12043 // .. STTBRK = 0x0 12044 // .. ==> 0XE0001000[7:7] = 0x00000000U 12045 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 12046 // .. RSTTO = 0x0 12047 // .. ==> 0XE0001000[6:6] = 0x00000000U 12048 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 12049 // .. TXDIS = 0x0 12050 // .. ==> 0XE0001000[5:5] = 0x00000000U 12051 // .. ==> MASK : 0x00000020U VAL : 0x00000000U 12052 // .. TXEN = 0x1 12053 // .. ==> 0XE0001000[4:4] = 0x00000001U 12054 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 12055 // .. RXDIS = 0x0 12056 // .. ==> 0XE0001000[3:3] = 0x00000000U 12057 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 12058 // .. RXEN = 0x1 12059 // .. ==> 0XE0001000[2:2] = 0x00000001U 12060 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 12061 // .. TXRES = 0x1 12062 // .. ==> 0XE0001000[1:1] = 0x00000001U 12063 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 12064 // .. RXRES = 0x1 12065 // .. ==> 0XE0001000[0:0] = 0x00000001U 12066 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 12067 // .. 12068 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U), 12069 // .. IRMODE = 0x0 12070 // .. ==> 0XE0001004[11:11] = 0x00000000U 12071 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 12072 // .. UCLKEN = 0x0 12073 // .. ==> 0XE0001004[10:10] = 0x00000000U 12074 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 12075 // .. CHMODE = 0x0 12076 // .. ==> 0XE0001004[9:8] = 0x00000000U 12077 // .. ==> MASK : 0x00000300U VAL : 0x00000000U 12078 // .. NBSTOP = 0x0 12079 // .. ==> 0XE0001004[7:6] = 0x00000000U 12080 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U 12081 // .. PAR = 0x4 12082 // .. ==> 0XE0001004[5:3] = 0x00000004U 12083 // .. ==> MASK : 0x00000038U VAL : 0x00000020U 12084 // .. CHRL = 0x0 12085 // .. ==> 0XE0001004[2:1] = 0x00000000U 12086 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 12087 // .. CLKS = 0x0 12088 // .. ==> 0XE0001004[0:0] = 0x00000000U 12089 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12090 // .. 12091 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U), 12092 // .. FINISH: UART REGISTERS 12093 // .. START: QSPI REGISTERS 12094 // .. Holdb_dr = 1 12095 // .. ==> 0XE000D000[19:19] = 0x00000001U 12096 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 12097 // .. 12098 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U), 12099 // .. FINISH: QSPI REGISTERS 12100 // .. START: PL POWER ON RESET REGISTERS 12101 // .. PCFG_POR_CNT_4K = 0 12102 // .. ==> 0XF8007000[29:29] = 0x00000000U 12103 // .. ==> MASK : 0x20000000U VAL : 0x00000000U 12104 // .. 12105 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U), 12106 // .. FINISH: PL POWER ON RESET REGISTERS 12107 // .. START: SMC TIMING CALCULATION REGISTER UPDATE 12108 // .. .. START: NAND SET CYCLE 12109 // .. .. FINISH: NAND SET CYCLE 12110 // .. .. START: OPMODE 12111 // .. .. FINISH: OPMODE 12112 // .. .. START: DIRECT COMMAND 12113 // .. .. FINISH: DIRECT COMMAND 12114 // .. .. START: SRAM/NOR CS0 SET CYCLE 12115 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE 12116 // .. .. START: DIRECT COMMAND 12117 // .. .. FINISH: DIRECT COMMAND 12118 // .. .. START: NOR CS0 BASE ADDRESS 12119 // .. .. FINISH: NOR CS0 BASE ADDRESS 12120 // .. .. START: SRAM/NOR CS1 SET CYCLE 12121 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE 12122 // .. .. START: DIRECT COMMAND 12123 // .. .. FINISH: DIRECT COMMAND 12124 // .. .. START: NOR CS1 BASE ADDRESS 12125 // .. .. FINISH: NOR CS1 BASE ADDRESS 12126 // .. .. START: USB RESET 12127 // .. .. .. START: USB0 RESET 12128 // .. .. .. .. START: DIR MODE BANK 0 12129 // .. .. .. .. FINISH: DIR MODE BANK 0 12130 // .. .. .. .. START: DIR MODE BANK 1 12131 // .. .. .. .. FINISH: DIR MODE BANK 1 12132 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12133 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12134 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12135 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12136 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12137 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12138 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12139 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12140 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12141 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12142 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12143 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12144 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12145 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12146 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12147 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12148 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12149 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12150 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12151 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12152 // .. .. .. .. START: ADD 1 MS DELAY 12153 // .. .. .. .. 12154 EMIT_MASKDELAY(0XF8F00200, 1), 12155 // .. .. .. .. FINISH: ADD 1 MS DELAY 12156 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12157 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12158 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12159 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12160 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12161 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12162 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12163 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12164 // .. .. .. FINISH: USB0 RESET 12165 // .. .. .. START: USB1 RESET 12166 // .. .. .. .. START: DIR MODE BANK 0 12167 // .. .. .. .. FINISH: DIR MODE BANK 0 12168 // .. .. .. .. START: DIR MODE BANK 1 12169 // .. .. .. .. FINISH: DIR MODE BANK 1 12170 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12171 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12172 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12173 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12174 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12175 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12176 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12177 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12178 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12179 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12180 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12181 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12182 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12183 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12184 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12185 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12186 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12187 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12188 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12189 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12190 // .. .. .. .. START: ADD 1 MS DELAY 12191 // .. .. .. .. 12192 EMIT_MASKDELAY(0XF8F00200, 1), 12193 // .. .. .. .. FINISH: ADD 1 MS DELAY 12194 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12195 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12196 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12197 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12198 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12199 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12200 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12201 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12202 // .. .. .. FINISH: USB1 RESET 12203 // .. .. FINISH: USB RESET 12204 // .. .. START: ENET RESET 12205 // .. .. .. START: ENET0 RESET 12206 // .. .. .. .. START: DIR MODE BANK 0 12207 // .. .. .. .. FINISH: DIR MODE BANK 0 12208 // .. .. .. .. START: DIR MODE BANK 1 12209 // .. .. .. .. FINISH: DIR MODE BANK 1 12210 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12211 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12212 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12213 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12214 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12215 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12216 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12217 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12218 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12219 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12220 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12221 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12222 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12223 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12224 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12225 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12226 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12227 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12228 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12229 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12230 // .. .. .. .. START: ADD 1 MS DELAY 12231 // .. .. .. .. 12232 EMIT_MASKDELAY(0XF8F00200, 1), 12233 // .. .. .. .. FINISH: ADD 1 MS DELAY 12234 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12235 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12236 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12237 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12238 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12239 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12240 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12241 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12242 // .. .. .. FINISH: ENET0 RESET 12243 // .. .. .. START: ENET1 RESET 12244 // .. .. .. .. START: DIR MODE BANK 0 12245 // .. .. .. .. FINISH: DIR MODE BANK 0 12246 // .. .. .. .. START: DIR MODE BANK 1 12247 // .. .. .. .. FINISH: DIR MODE BANK 1 12248 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12249 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12250 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12251 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12252 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12253 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12254 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12255 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12256 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12257 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12258 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12259 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12260 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12261 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12262 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12263 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12264 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12265 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12266 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12267 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12268 // .. .. .. .. START: ADD 1 MS DELAY 12269 // .. .. .. .. 12270 EMIT_MASKDELAY(0XF8F00200, 1), 12271 // .. .. .. .. FINISH: ADD 1 MS DELAY 12272 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12273 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12274 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12275 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12276 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12277 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12278 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12279 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12280 // .. .. .. FINISH: ENET1 RESET 12281 // .. .. FINISH: ENET RESET 12282 // .. .. START: I2C RESET 12283 // .. .. .. START: I2C0 RESET 12284 // .. .. .. .. START: DIR MODE GPIO BANK0 12285 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 12286 // .. .. .. .. START: DIR MODE GPIO BANK1 12287 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 12288 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12289 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12290 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12291 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12292 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12293 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12294 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12295 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12296 // .. .. .. .. START: OUTPUT ENABLE 12297 // .. .. .. .. FINISH: OUTPUT ENABLE 12298 // .. .. .. .. START: OUTPUT ENABLE 12299 // .. .. .. .. FINISH: OUTPUT ENABLE 12300 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12301 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12302 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12303 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12304 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12305 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12306 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12307 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12308 // .. .. .. .. START: ADD 1 MS DELAY 12309 // .. .. .. .. 12310 EMIT_MASKDELAY(0XF8F00200, 1), 12311 // .. .. .. .. FINISH: ADD 1 MS DELAY 12312 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12313 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12314 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12315 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12316 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12317 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12318 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12319 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12320 // .. .. .. FINISH: I2C0 RESET 12321 // .. .. .. START: I2C1 RESET 12322 // .. .. .. .. START: DIR MODE GPIO BANK0 12323 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 12324 // .. .. .. .. START: DIR MODE GPIO BANK1 12325 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 12326 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12327 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12328 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12329 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12330 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12331 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12332 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12333 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12334 // .. .. .. .. START: OUTPUT ENABLE 12335 // .. .. .. .. FINISH: OUTPUT ENABLE 12336 // .. .. .. .. START: OUTPUT ENABLE 12337 // .. .. .. .. FINISH: OUTPUT ENABLE 12338 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12339 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12340 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12341 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12342 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12343 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12344 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12345 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12346 // .. .. .. .. START: ADD 1 MS DELAY 12347 // .. .. .. .. 12348 EMIT_MASKDELAY(0XF8F00200, 1), 12349 // .. .. .. .. FINISH: ADD 1 MS DELAY 12350 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12351 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12352 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12353 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12354 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12355 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12356 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12357 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12358 // .. .. .. FINISH: I2C1 RESET 12359 // .. .. FINISH: I2C RESET 12360 // .. .. START: NOR CHIP SELECT 12361 // .. .. .. START: DIR MODE BANK 0 12362 // .. .. .. FINISH: DIR MODE BANK 0 12363 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12364 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12365 // .. .. .. START: OUTPUT ENABLE BANK 0 12366 // .. .. .. FINISH: OUTPUT ENABLE BANK 0 12367 // .. .. FINISH: NOR CHIP SELECT 12368 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE 12369 // FINISH: top 12370 // 12371 EMIT_EXIT(), 12372 12373 // 12374 }; 12375 12376 unsigned long ps7_post_config_1_0[] = { 12377 // START: top 12378 // .. START: SLCR SETTINGS 12379 // .. UNLOCK_KEY = 0XDF0D 12380 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 12381 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 12382 // .. 12383 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 12384 // .. FINISH: SLCR SETTINGS 12385 // .. START: ENABLING LEVEL SHIFTER 12386 // .. USER_INP_ICT_EN_0 = 3 12387 // .. ==> 0XF8000900[1:0] = 0x00000003U 12388 // .. ==> MASK : 0x00000003U VAL : 0x00000003U 12389 // .. USER_INP_ICT_EN_1 = 3 12390 // .. ==> 0XF8000900[3:2] = 0x00000003U 12391 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU 12392 // .. 12393 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU), 12394 // .. FINISH: ENABLING LEVEL SHIFTER 12395 // .. START: FPGA RESETS TO 0 12396 // .. reserved_3 = 0 12397 // .. ==> 0XF8000240[31:25] = 0x00000000U 12398 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U 12399 // .. FPGA_ACP_RST = 0 12400 // .. ==> 0XF8000240[24:24] = 0x00000000U 12401 // .. ==> MASK : 0x01000000U VAL : 0x00000000U 12402 // .. FPGA_AXDS3_RST = 0 12403 // .. ==> 0XF8000240[23:23] = 0x00000000U 12404 // .. ==> MASK : 0x00800000U VAL : 0x00000000U 12405 // .. FPGA_AXDS2_RST = 0 12406 // .. ==> 0XF8000240[22:22] = 0x00000000U 12407 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 12408 // .. FPGA_AXDS1_RST = 0 12409 // .. ==> 0XF8000240[21:21] = 0x00000000U 12410 // .. ==> MASK : 0x00200000U VAL : 0x00000000U 12411 // .. FPGA_AXDS0_RST = 0 12412 // .. ==> 0XF8000240[20:20] = 0x00000000U 12413 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 12414 // .. reserved_2 = 0 12415 // .. ==> 0XF8000240[19:18] = 0x00000000U 12416 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U 12417 // .. FSSW1_FPGA_RST = 0 12418 // .. ==> 0XF8000240[17:17] = 0x00000000U 12419 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 12420 // .. FSSW0_FPGA_RST = 0 12421 // .. ==> 0XF8000240[16:16] = 0x00000000U 12422 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 12423 // .. reserved_1 = 0 12424 // .. ==> 0XF8000240[15:14] = 0x00000000U 12425 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U 12426 // .. FPGA_FMSW1_RST = 0 12427 // .. ==> 0XF8000240[13:13] = 0x00000000U 12428 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12429 // .. FPGA_FMSW0_RST = 0 12430 // .. ==> 0XF8000240[12:12] = 0x00000000U 12431 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 12432 // .. FPGA_DMA3_RST = 0 12433 // .. ==> 0XF8000240[11:11] = 0x00000000U 12434 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 12435 // .. FPGA_DMA2_RST = 0 12436 // .. ==> 0XF8000240[10:10] = 0x00000000U 12437 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 12438 // .. FPGA_DMA1_RST = 0 12439 // .. ==> 0XF8000240[9:9] = 0x00000000U 12440 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 12441 // .. FPGA_DMA0_RST = 0 12442 // .. ==> 0XF8000240[8:8] = 0x00000000U 12443 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12444 // .. reserved = 0 12445 // .. ==> 0XF8000240[7:4] = 0x00000000U 12446 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U 12447 // .. FPGA3_OUT_RST = 0 12448 // .. ==> 0XF8000240[3:3] = 0x00000000U 12449 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 12450 // .. FPGA2_OUT_RST = 0 12451 // .. ==> 0XF8000240[2:2] = 0x00000000U 12452 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12453 // .. FPGA1_OUT_RST = 0 12454 // .. ==> 0XF8000240[1:1] = 0x00000000U 12455 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12456 // .. FPGA0_OUT_RST = 0 12457 // .. ==> 0XF8000240[0:0] = 0x00000000U 12458 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12459 // .. 12460 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U), 12461 // .. FINISH: FPGA RESETS TO 0 12462 // .. START: AFI REGISTERS 12463 // .. .. START: AFI0 REGISTERS 12464 // .. .. FINISH: AFI0 REGISTERS 12465 // .. .. START: AFI1 REGISTERS 12466 // .. .. FINISH: AFI1 REGISTERS 12467 // .. .. START: AFI2 REGISTERS 12468 // .. .. FINISH: AFI2 REGISTERS 12469 // .. .. START: AFI3 REGISTERS 12470 // .. .. FINISH: AFI3 REGISTERS 12471 // .. FINISH: AFI REGISTERS 12472 // .. START: LOCK IT BACK 12473 // .. LOCK_KEY = 0X767B 12474 // .. ==> 0XF8000004[15:0] = 0x0000767BU 12475 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 12476 // .. 12477 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 12478 // .. FINISH: LOCK IT BACK 12479 // FINISH: top 12480 // 12481 EMIT_EXIT(), 12482 12483 // 12484 }; 12485 12486 12487 12488 #include "xil_io.h" 12489 12490 unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0; 12491 unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0; 12492 unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0; 12493 unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0; 12494 unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0; 12495 12496 int 12497 ps7_post_config() 12498 { 12499 // Get the PS_VERSION on run time 12500 unsigned long si_ver = ps7GetSiliconVersion (); 12501 int ret = -1; 12502 if (si_ver == PCW_SILICON_VERSION_1) { 12503 ret = ps7_config (ps7_post_config_1_0); 12504 if (ret != PS7_INIT_SUCCESS) return ret; 12505 } else if (si_ver == PCW_SILICON_VERSION_2) { 12506 ret = ps7_config (ps7_post_config_2_0); 12507 if (ret != PS7_INIT_SUCCESS) return ret; 12508 } else { 12509 ret = ps7_config (ps7_post_config_3_0); 12510 if (ret != PS7_INIT_SUCCESS) return ret; 12511 } 12512 return PS7_INIT_SUCCESS; 12513 } 12514 12515 int 12516 ps7_init() 12517 { 12518 // Get the PS_VERSION on run time 12519 unsigned long si_ver = ps7GetSiliconVersion (); 12520 int ret; 12521 //int pcw_ver = 0; 12522 12523 if (si_ver == PCW_SILICON_VERSION_1) { 12524 ps7_mio_init_data = ps7_mio_init_data_1_0; 12525 ps7_pll_init_data = ps7_pll_init_data_1_0; 12526 ps7_clock_init_data = ps7_clock_init_data_1_0; 12527 ps7_ddr_init_data = ps7_ddr_init_data_1_0; 12528 ps7_peripherals_init_data = ps7_peripherals_init_data_1_0; 12529 //pcw_ver = 1; 12530 12531 } else if (si_ver == PCW_SILICON_VERSION_2) { 12532 ps7_mio_init_data = ps7_mio_init_data_2_0; 12533 ps7_pll_init_data = ps7_pll_init_data_2_0; 12534 ps7_clock_init_data = ps7_clock_init_data_2_0; 12535 ps7_ddr_init_data = ps7_ddr_init_data_2_0; 12536 ps7_peripherals_init_data = ps7_peripherals_init_data_2_0; 12537 //pcw_ver = 2; 12538 12539 } else { 12540 ps7_mio_init_data = ps7_mio_init_data_3_0; 12541 ps7_pll_init_data = ps7_pll_init_data_3_0; 12542 ps7_clock_init_data = ps7_clock_init_data_3_0; 12543 ps7_ddr_init_data = ps7_ddr_init_data_3_0; 12544 ps7_peripherals_init_data = ps7_peripherals_init_data_3_0; 12545 //pcw_ver = 3; 12546 } 12547 12548 // MIO init 12549 ret = ps7_config (ps7_mio_init_data); 12550 if (ret != PS7_INIT_SUCCESS) return ret; 12551 12552 // PLL init 12553 ret = ps7_config (ps7_pll_init_data); 12554 if (ret != PS7_INIT_SUCCESS) return ret; 12555 12556 // Clock init 12557 ret = ps7_config (ps7_clock_init_data); 12558 if (ret != PS7_INIT_SUCCESS) return ret; 12559 12560 // DDR init 12561 ret = ps7_config (ps7_ddr_init_data); 12562 if (ret != PS7_INIT_SUCCESS) return ret; 12563 12564 12565 12566 // Peripherals init 12567 ret = ps7_config (ps7_peripherals_init_data); 12568 if (ret != PS7_INIT_SUCCESS) return ret; 12569 //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver); 12570 return PS7_INIT_SUCCESS; 12571 } 12572 12573 12574 12575 12576
