Lines Matching refs:V1
273 SDNode *createGPRPairNode(EVT VT, SDValue V0, SDValue V1);
274 SDNode *createSRegPairNode(EVT VT, SDValue V0, SDValue V1);
275 SDNode *createDRegPairNode(EVT VT, SDValue V0, SDValue V1);
276 SDNode *createQRegPairNode(EVT VT, SDValue V0, SDValue V1);
279 SDNode *createQuadSRegsNode(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
280 SDNode *createQuadDRegsNode(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
281 SDNode *createQuadQRegsNode(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
1578 SDNode *ARMDAGToDAGISel::createGPRPairNode(EVT VT, SDValue V0, SDValue V1) {
1584 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1589 SDNode *ARMDAGToDAGISel::createSRegPairNode(EVT VT, SDValue V0, SDValue V1) {
1595 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1600 SDNode *ARMDAGToDAGISel::createDRegPairNode(EVT VT, SDValue V0, SDValue V1) {
1605 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1610 SDNode *ARMDAGToDAGISel::createQRegPairNode(EVT VT, SDValue V0, SDValue V1) {
1615 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1620 SDNode *ARMDAGToDAGISel::createQuadSRegsNode(EVT VT, SDValue V0, SDValue V1,
1629 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1,
1635 SDNode *ARMDAGToDAGISel::createQuadDRegsNode(EVT VT, SDValue V0, SDValue V1,
1643 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1,
1649 SDNode *ARMDAGToDAGISel::createQuadQRegsNode(EVT VT, SDValue V0, SDValue V1,
1657 const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1,
1919 SDValue V1 = N->getOperand(Vec0Idx + 1);
1921 SrcReg = SDValue(createDRegPairNode(MVT::v2i64, V0, V1), 0);
1929 SrcReg = SDValue(createQuadDRegsNode(MVT::v4i64, V0, V1, V2, V3), 0);
1971 SDValue V1 = N->getOperand(Vec0Idx + 1);
1976 SDValue RegSeq = SDValue(createQuadQRegsNode(MVT::v8i64, V0, V1, V2, V3), 0);
2083 SDValue V1 = N->getOperand(Vec0Idx + 1);
2086 SuperReg = SDValue(createDRegPairNode(MVT::v2i64, V0, V1), 0);
2088 SuperReg = SDValue(createQRegPairNode(MVT::v4i64, V0, V1), 0);
2095 SuperReg = SDValue(createQuadDRegsNode(MVT::v4i64, V0, V1, V2, V3), 0);
2097 SuperReg = SDValue(createQuadQRegsNode(MVT::v8i64, V0, V1, V2, V3), 0);
2219 SDValue V1 = N->getOperand(FirstTblReg + 1);
2221 RegSeq = SDValue(createDRegPairNode(MVT::v16i8, V0, V1), 0);
2229 RegSeq = SDValue(createQuadDRegsNode(MVT::v4i64, V0, V1, V2, V3), 0);
3446 SDValue V1 = N->getOperand(1);
3447 SDValue RegSeq = SDValue(createDRegPairNode(MVT::v16i8, V0, V1), 0);
3556 SDValue V1 = N->getOperand(i+2);
3558 unsigned Reg1 = cast<RegisterSDNode>(V1)->getReg();
