Lines Matching refs:Hexagon
1 //===-- HexagonInstrInfo.cpp - Hexagon Instruction Information ------------===//
10 // This file contains the Hexagon implementation of the TargetInstrInfo class.
15 #include "Hexagon.h"
32 #define DEBUG_TYPE "hexagon-instrinfo"
40 /// Constants for Hexagon instructions.
65 : HexagonGenInstrInfo(Hexagon::ADJCALLSTACKDOWN, Hexagon::ADJCALLSTACKUP),
81 case Hexagon::LDriw:
82 case Hexagon::LDrid:
83 case Hexagon::LDrih:
84 case Hexagon::LDrib:
85 case Hexagon::LDriub:
106 case Hexagon::STriw:
107 case Hexagon::STrid:
108 case Hexagon::STrih:
109 case Hexagon::STrib:
127 int BOpc = Hexagon::JMP;
128 int BccOpc = Hexagon::JMP_t;
137 BccOpc = Hexagon::JMP_f;
216 if (AllowModify && I->getOpcode() == Hexagon::JMP &&
252 if (LastOpcode == Hexagon::JMP) {
256 if (LastOpcode == Hexagon::ENDLOOP0) {
277 if (SecLastOpcodeHasJMP_c && (LastOpcode == Hexagon::JMP)) {
286 // If the block ends with two Hexagon:JMPs, handle it. The second one is not
288 if (SecLastOpcode == Hexagon::JMP && LastOpcode == Hexagon::JMP) {
297 if (SecLastOpcode == Hexagon::ENDLOOP0 &&
298 LastOpcode == Hexagon::JMP) {
311 int BOpc = Hexagon::JMP;
312 int BccOpc = Hexagon::JMP_t;
313 int BccOpcNot = Hexagon::JMP_f;
349 case Hexagon::CMPEHexagon4rr:
350 case Hexagon::CMPEQri:
351 case Hexagon::CMPEQrr:
352 case Hexagon::CMPGT64rr:
353 case Hexagon::CMPGTU64rr:
354 case Hexagon::CMPGTUri:
355 case Hexagon::CMPGTUrr:
356 case Hexagon::CMPGTri:
357 case Hexagon::CMPGTrr:
361 case Hexagon::CMPbEQri_V4:
362 case Hexagon::CMPbEQrr_sbsb_V4:
363 case Hexagon::CMPbEQrr_ubub_V4:
364 case Hexagon::CMPbGTUri_V4:
365 case Hexagon::CMPbGTUrr_V4:
366 case Hexagon::CMPbGTrr_V4:
370 case Hexagon::CMPhEQri_V4:
371 case Hexagon::CMPhEQrr_shl_V4:
372 case Hexagon::CMPhEQrr_xor_V4:
373 case Hexagon::CMPhGTUri_V4:
374 case Hexagon::CMPhGTUrr_V4:
375 case Hexagon::CMPhGTrr_shl_V4:
383 case Hexagon::CMPEHexagon4rr:
384 case Hexagon::CMPEQrr:
385 case Hexagon::CMPGT64rr:
386 case Hexagon::CMPGTU64rr:
387 case Hexagon::CMPGTUrr:
388 case Hexagon::CMPGTrr:
389 case Hexagon::CMPbEQrr_sbsb_V4:
390 case Hexagon::CMPbEQrr_ubub_V4:
391 case Hexagon::CMPbGTUrr_V4:
392 case Hexagon::CMPbGTrr_V4:
393 case Hexagon::CMPhEQrr_shl_V4:
394 case Hexagon::CMPhEQrr_xor_V4:
395 case Hexagon::CMPhGTUrr_V4:
396 case Hexagon::CMPhGTrr_shl_V4:
400 case Hexagon::CMPEQri:
401 case Hexagon::CMPGTUri:
402 case Hexagon::CMPGTri:
403 case Hexagon::CMPbEQri_V4:
404 case Hexagon::CMPbGTUri_V4:
405 case Hexagon::CMPhEQri_V4:
406 case Hexagon::CMPhGTUri_V4:
420 if (Hexagon::IntRegsRegClass.contains(SrcReg, DestReg)) {
421 BuildMI(MBB, I, DL, get(Hexagon::TFR), DestReg).addReg(SrcReg);
424 if (Hexagon::DoubleRegsRegClass.contains(SrcReg, DestReg)) {
425 BuildMI(MBB, I, DL, get(Hexagon::TFR64), DestReg).addReg(SrcReg);
428 if (Hexagon::PredRegsRegClass.contains(SrcReg, DestReg)) {
430 BuildMI(MBB, I, DL, get(Hexagon::OR_pp),
434 if (Hexagon::DoubleRegsRegClass.contains(DestReg) &&
435 Hexagon::IntRegsRegClass.contains(SrcReg)) {
437 if(SrcReg == RI.getSubReg(DestReg, Hexagon::subreg_loreg)) {
439 BuildMI(MBB, I, DL, get(Hexagon::TFRI), (RI.getSubReg(DestReg,
440 Hexagon::subreg_hireg))).addImm(0);
443 BuildMI(MBB, I, DL, get(Hexagon::TFR), (RI.getSubReg(DestReg,
444 Hexagon::subreg_loreg))).addReg(SrcReg);
445 BuildMI(MBB, I, DL, get(Hexagon::TFRI), (RI.getSubReg(DestReg,
446 Hexagon::subreg_hireg))).addImm(0);
450 if (Hexagon::CRRegsRegClass.contains(DestReg) &&
451 Hexagon::IntRegsRegClass.contains(SrcReg)) {
452 BuildMI(MBB, I, DL, get(Hexagon::TFCR), DestReg).addReg(SrcReg);
455 if (Hexagon::PredRegsRegClass.contains(SrcReg) &&
456 Hexagon::IntRegsRegClass.contains(DestReg)) {
457 BuildMI(MBB, I, DL, get(Hexagon::TFR_RsPd), DestReg).
461 if (Hexagon::IntRegsRegClass.contains(SrcReg) &&
462 Hexagon::PredRegsRegClass.contains(DestReg)) {
463 BuildMI(MBB, I, DL, get(Hexagon::TFR_PdRs), DestReg).
490 if (Hexagon::IntRegsRegClass.hasSubClassEq(RC)) {
491 BuildMI(MBB, I, DL, get(Hexagon::STriw))
494 } else if (Hexagon::DoubleRegsRegClass.hasSubClassEq(RC)) {
495 BuildMI(MBB, I, DL, get(Hexagon::STrid))
498 } else if (Hexagon::PredRegsRegClass.hasSubClassEq(RC)) {
499 BuildMI(MBB, I, DL, get(Hexagon::STriw_pred))
535 if (RC == &Hexagon::IntRegsRegClass) {
536 BuildMI(MBB, I, DL, get(Hexagon::LDriw), DestReg)
538 } else if (RC == &Hexagon::DoubleRegsRegClass) {
539 BuildMI(MBB, I, DL, get(Hexagon::LDrid), DestReg)
541 } else if (RC == &Hexagon::PredRegsRegClass) {
542 BuildMI(MBB, I, DL, get(Hexagon::LDriw_pred), DestReg)
571 TRC = &Hexagon::PredRegsRegClass;
573 TRC = &Hexagon::IntRegsRegClass;
575 TRC = &Hexagon::DoubleRegsRegClass;
598 case Hexagon::TFR_FI:
639 return MI->getOpcode() == Hexagon::SAVE_REGISTERS_CALL_V4;
651 case Hexagon::TFRI:
654 case Hexagon::STrid:
655 case Hexagon::STrid_indexed:
658 case Hexagon::STriw:
659 case Hexagon::STriw_indexed:
660 case Hexagon::STriw_nv_V4:
663 case Hexagon::STrih:
664 case Hexagon::STrih_indexed:
665 case Hexagon::STrih_nv_V4:
668 case Hexagon::STrib:
669 case Hexagon::STrib_indexed:
670 case Hexagon::STrib_nv_V4:
673 case Hexagon::LDrid:
674 case Hexagon::LDrid_indexed:
677 case Hexagon::LDriw:
678 case Hexagon::LDriw_indexed:
681 case Hexagon::LDrih:
682 case Hexagon::LDriuh:
683 case Hexagon::LDrih_indexed:
684 case Hexagon::LDriuh_indexed:
687 case Hexagon::LDrib:
688 case Hexagon::LDriub:
689 case Hexagon::LDrib_indexed:
690 case Hexagon::LDriub_indexed:
693 case Hexagon::POST_LDrid:
696 case Hexagon::POST_LDriw:
699 case Hexagon::POST_LDrih:
700 case Hexagon::POST_LDriuh:
703 case Hexagon::POST_LDrib:
704 case Hexagon::POST_LDriub:
707 case Hexagon::STrib_imm_V4:
708 case Hexagon::STrih_imm_V4:
709 case Hexagon::STriw_imm_V4:
713 case Hexagon::ADD_ri:
716 case Hexagon::ASLH:
717 case Hexagon::ASRH:
718 case Hexagon::SXTB:
719 case Hexagon::SXTH:
720 case Hexagon::ZXTB:
721 case Hexagon::ZXTH:
735 InvPredOpcode = isPredicatedTrue(Opc) ? Hexagon::getFalsePredOpcode(Opc)
736 : Hexagon::getTruePredOpcode(Opc);
742 case Hexagon::COMBINE_rr_cPt:
743 return Hexagon::COMBINE_rr_cNotPt;
744 case Hexagon::COMBINE_rr_cNotPt:
745 return Hexagon::COMBINE_rr_cPt;
748 case Hexagon::DEALLOC_RET_cPt_V4:
749 return Hexagon::DEALLOC_RET_cNotPt_V4;
750 case Hexagon::DEALLOC_RET_cNotPt_V4:
751 return Hexagon::DEALLOC_RET_cPt_V4;
770 enum Hexagon::PredSense inPredSense;
771 inPredSense = invertPredicate ? Hexagon::PredSense_false :
772 Hexagon::PredSense_true;
773 int CondOpcode = Hexagon::getPredOpcode(Opc, inPredSense);
780 case Hexagon::TFRI_f:
781 return !invertPredicate ? Hexagon::TFRI_cPt_f :
782 Hexagon::TFRI_cNotPt_f;
783 case Hexagon::COMBINE_rr:
784 return !invertPredicate ? Hexagon::COMBINE_rr_cPt :
785 Hexagon::COMBINE_rr_cNotPt;
788 case Hexagon::STriw_f:
789 return !invertPredicate ? Hexagon::STriw_cPt :
790 Hexagon::STriw_cNotPt;
791 case Hexagon::STriw_indexed_f:
792 return !invertPredicate ? Hexagon::STriw_indexed_cPt :
793 Hexagon::STriw_indexed_cNotPt;
796 case Hexagon::DEALLOC_RET_V4:
797 return !invertPredicate ? Hexagon::DEALLOC_RET_cPt_V4 :
798 Hexagon::DEALLOC_RET_cNotPt_V4;
1042 if (RC == &Hexagon::PredRegsRegClass) {
1085 case Hexagon::DEALLOC_RET_V4 :
1086 case Hexagon::DEALLOC_RET_cPt_V4 :
1087 case Hexagon::DEALLOC_RET_cNotPt_V4 :
1088 case Hexagon::DEALLOC_RET_cdnPnt_V4 :
1089 case Hexagon::DEALLOC_RET_cNotdnPnt_V4 :
1090 case Hexagon::DEALLOC_RET_cdnPt_V4 :
1091 case Hexagon::DEALLOC_RET_cNotdnPt_V4 :
1110 case Hexagon::LDriw:
1111 case Hexagon::LDriw_indexed:
1112 case Hexagon::LDriw_f:
1113 case Hexagon::STriw_indexed:
1114 case Hexagon::STriw:
1115 case Hexagon::STriw_f:
1119 case Hexagon::LDrid:
1120 case Hexagon::LDrid_indexed:
1121 case Hexagon::LDrid_f:
1122 case Hexagon::STrid:
1123 case Hexagon::STrid_indexed:
1124 case Hexagon::STrid_f:
1128 case Hexagon::LDrih:
1129 case Hexagon::LDriuh:
1130 case Hexagon::STrih:
1134 case Hexagon::LDrib:
1135 case Hexagon::STrib:
1136 case Hexagon::LDriub:
1140 case Hexagon::ADD_ri:
1141 case Hexagon::TFR_FI:
1145 case Hexagon::MemOPw_ADDi_V4 :
1146 case Hexagon::MemOPw_SUBi_V4 :
1147 case Hexagon::MemOPw_ADDr_V4 :
1148 case Hexagon::MemOPw_SUBr_V4 :
1149 case Hexagon::MemOPw_ANDr_V4 :
1150 case Hexagon::MemOPw_ORr_V4 :
1153 case Hexagon::MemOPh_ADDi_V4 :
1154 case Hexagon::MemOPh_SUBi_V4 :
1155 case Hexagon::MemOPh_ADDr_V4 :
1156 case Hexagon::MemOPh_SUBr_V4 :
1157 case Hexagon::MemOPh_ANDr_V4 :
1158 case Hexagon::MemOPh_ORr_V4 :
1161 case Hexagon::MemOPb_ADDi_V4 :
1162 case Hexagon::MemOPb_SUBi_V4 :
1163 case Hexagon::MemOPb_ADDr_V4 :
1164 case Hexagon::MemOPb_SUBr_V4 :
1165 case Hexagon::MemOPb_ANDr_V4 :
1166 case Hexagon::MemOPb_ORr_V4 :
1171 case Hexagon::STriw_pred:
1172 case Hexagon::LDriw_pred:
1175 case Hexagon::LOOP0_i:
1179 case Hexagon::INLINEASM:
1224 case Hexagon::MemOPw_ADDi_V4 :
1225 case Hexagon::MemOPw_SUBi_V4 :
1226 case Hexagon::MemOPw_ADDr_V4 :
1227 case Hexagon::MemOPw_SUBr_V4 :
1228 case Hexagon::MemOPw_ANDr_V4 :
1229 case Hexagon::MemOPw_ORr_V4 :
1230 case Hexagon::MemOPh_ADDi_V4 :
1231 case Hexagon::MemOPh_SUBi_V4 :
1232 case Hexagon::MemOPh_ADDr_V4 :
1233 case Hexagon::MemOPh_SUBr_V4 :
1234 case Hexagon::MemOPh_ANDr_V4 :
1235 case Hexagon::MemOPh_ORr_V4 :
1236 case Hexagon::MemOPb_ADDi_V4 :
1237 case Hexagon::MemOPb_SUBi_V4 :
1238 case Hexagon::MemOPb_ADDr_V4 :
1239 case Hexagon::MemOPb_SUBr_V4 :
1240 case Hexagon::MemOPb_ANDr_V4 :
1241 case Hexagon::MemOPb_ORr_V4 :
1242 case Hexagon::MemOPb_SETBITi_V4:
1243 case Hexagon::MemOPh_SETBITi_V4:
1244 case Hexagon::MemOPw_SETBITi_V4:
1245 case Hexagon::MemOPb_CLRBITi_V4:
1246 case Hexagon::MemOPh_CLRBITi_V4:
1247 case Hexagon::MemOPw_CLRBITi_V4:
1258 case Hexagon::STriw_pred :
1259 case Hexagon::LDriw_pred :
1267 case Hexagon::CMPEQrr:
1268 case Hexagon::CMPEQri:
1269 case Hexagon::CMPGTrr:
1270 case Hexagon::CMPGTri:
1271 case Hexagon::CMPGTUrr:
1272 case Hexagon::CMPGTUri:
1281 case Hexagon::TFR_cPt:
1282 case Hexagon::TFR_cNotPt:
1283 case Hexagon::TFRI_cPt:
1284 case Hexagon::TFRI_cNotPt:
1285 case Hexagon::TFR_cdnPt:
1286 case Hexagon::TFR_cdnNotPt:
1287 case Hexagon::TFRI_cdnPt:
1288 case Hexagon::TFRI_cdnNotPt:
1298 case Hexagon::ADD_ri_cPt:
1299 case Hexagon::ADD_ri_cNotPt:
1300 case Hexagon::ADD_rr_cPt:
1301 case Hexagon::ADD_rr_cNotPt:
1302 case Hexagon::XOR_rr_cPt:
1303 case Hexagon::XOR_rr_cNotPt:
1304 case Hexagon::AND_rr_cPt:
1305 case Hexagon::AND_rr_cNotPt:
1306 case Hexagon::OR_rr_cPt:
1307 case Hexagon::OR_rr_cNotPt:
1308 case Hexagon::SUB_rr_cPt:
1309 case Hexagon::SUB_rr_cNotPt:
1310 case Hexagon::COMBINE_rr_cPt:
1311 case Hexagon::COMBINE_rr_cNotPt:
1313 case Hexagon::ASLH_cPt_V4:
1314 case Hexagon::ASLH_cNotPt_V4:
1315 case Hexagon::ASRH_cPt_V4:
1316 case Hexagon::ASRH_cNotPt_V4:
1317 case Hexagon::SXTB_cPt_V4:
1318 case Hexagon::SXTB_cNotPt_V4:
1319 case Hexagon::SXTH_cPt_V4:
1320 case Hexagon::SXTH_cNotPt_V4:
1321 case Hexagon::ZXTB_cPt_V4:
1322 case Hexagon::ZXTB_cNotPt_V4:
1323 case Hexagon::ZXTH_cPt_V4:
1324 case Hexagon::ZXTH_cNotPt_V4:
1335 case Hexagon::LDrid_cPt :
1336 case Hexagon::LDrid_cNotPt :
1337 case Hexagon::LDrid_indexed_cPt :
1338 case Hexagon::LDrid_indexed_cNotPt :
1339 case Hexagon::LDriw_cPt :
1340 case Hexagon::LDriw_cNotPt :
1341 case Hexagon::LDriw_indexed_cPt :
1342 case Hexagon::LDriw_indexed_cNotPt :
1343 case Hexagon::LDrih_cPt :
1344 case Hexagon::LDrih_cNotPt :
1345 case Hexagon::LDrih_indexed_cPt :
1346 case Hexagon::LDrih_indexed_cNotPt :
1347 case Hexagon::LDrib_cPt :
1348 case Hexagon::LDrib_cNotPt :
1349 case Hexagon::LDrib_indexed_cPt :
1350 case Hexagon::LDrib_indexed_cNotPt :
1351 case Hexagon::LDriuh_cPt :
1352 case Hexagon::LDriuh_cNotPt :
1353 case Hexagon::LDriuh_indexed_cPt :
1354 case Hexagon::LDriuh_indexed_cNotPt :
1355 case Hexagon::LDriub_cPt :
1356 case Hexagon::LDriub_cNotPt :
1357 case Hexagon::LDriub_indexed_cPt :
1358 case Hexagon::LDriub_indexed_cNotPt :
1360 case Hexagon::POST_LDrid_cPt :
1361 case Hexagon::POST_LDrid_cNotPt :
1362 case Hexagon::POST_LDriw_cPt :
1363 case Hexagon::POST_LDriw_cNotPt :
1364 case Hexagon::POST_LDrih_cPt :
1365 case Hexagon::POST_LDrih_cNotPt :
1366 case Hexagon::POST_LDrib_cPt :
1367 case Hexagon::POST_LDrib_cNotPt :
1368 case Hexagon::POST_LDriuh_cPt :
1369 case Hexagon::POST_LDriuh_cNotPt :
1370 case Hexagon::POST_LDriub_cPt :
1371 case Hexagon::POST_LDriub_cNotPt :
1373 case Hexagon::LDrid_indexed_shl_cPt_V4 :
1374 case Hexagon::LDrid_indexed_shl_cNotPt_V4 :
1375 case Hexagon::LDrib_indexed_shl_cPt_V4 :
1376 case Hexagon::LDrib_indexed_shl_cNotPt_V4 :
1377 case Hexagon::LDriub_indexed_shl_cPt_V4 :
1378 case Hexagon::LDriub_indexed_shl_cNotPt_V4 :
1379 case Hexagon::LDrih_indexed_shl_cPt_V4 :
1380 case Hexagon::LDrih_indexed_shl_cNotPt_V4 :
1381 case Hexagon::LDriuh_indexed_shl_cPt_V4 :
1382 case Hexagon::LDriuh_indexed_shl_cNotPt_V4 :
1383 case Hexagon::LDriw_indexed_shl_cPt_V4 :
1384 case Hexagon::LDriw_indexed_shl_cNotPt_V4 :
1429 case Hexagon::STrib_imm_cPt_V4 :
1430 case Hexagon::STrib_imm_cNotPt_V4 :
1431 case Hexagon::STrib_indexed_shl_cPt_V4 :
1432 case Hexagon::STrib_indexed_shl_cNotPt_V4 :
1433 case Hexagon::STrib_cPt :
1434 case Hexagon::STrib_cNotPt :
1435 case Hexagon::POST_STbri_cPt :
1436 case Hexagon::POST_STbri_cNotPt :
1437 case Hexagon::STrid_indexed_cPt :
1438 case Hexagon::STrid_indexed_cNotPt :
1439 case Hexagon::STrid_indexed_shl_cPt_V4 :
1440 case Hexagon::POST_STdri_cPt :
1441 case Hexagon::POST_STdri_cNotPt :
1442 case Hexagon::STrih_cPt :
1443 case Hexagon::STrih_cNotPt :
1444 case Hexagon::STrih_indexed_cPt :
1445 case Hexagon::STrih_indexed_cNotPt :
1446 case Hexagon::STrih_imm_cPt_V4 :
1447 case Hexagon::STrih_imm_cNotPt_V4 :
1448 case Hexagon::STrih_indexed_shl_cPt_V4 :
1449 case Hexagon::STrih_indexed_shl_cNotPt_V4 :
1450 case Hexagon::POST_SThri_cPt :
1451 case Hexagon::POST_SThri_cNotPt :
1452 case Hexagon::STriw_cPt :
1453 case Hexagon::STriw_cNotPt :
1454 case Hexagon::STriw_indexed_cPt :
1455 case Hexagon::STriw_indexed_cNotPt :
1456 case Hexagon::STriw_imm_cPt_V4 :
1457 case Hexagon::STriw_imm_cNotPt_V4 :
1458 case Hexagon::STriw_indexed_shl_cPt_V4 :
1459 case Hexagon::STriw_indexed_shl_cNotPt_V4 :
1460 case Hexagon::POST_STwri_cPt :
1461 case Hexagon::POST_STwri_cNotPt :
1465 case Hexagon::STd_GP_cPt_V4 :
1466 case Hexagon::STd_GP_cNotPt_V4 :
1467 case Hexagon::STb_GP_cPt_V4 :
1468 case Hexagon::STb_GP_cNotPt_V4 :
1469 case Hexagon::STh_GP_cPt_V4 :
1470 case Hexagon::STh_GP_cNotPt_V4 :
1471 case Hexagon::STw_GP_cPt_V4 :
1472 case Hexagon::STw_GP_cNotPt_V4 :
1540 NewOp = Hexagon::getPredOldOpcode(NewOp);
1546 NewOp = Hexagon::getNonNVStore(NewOp);
1554 int NVOpcode = Hexagon::getNewValueOpcode(MI->getOpcode());
1561 case Hexagon::STrib_shl_V4:
1562 return Hexagon::STrib_shl_nv_V4;
1564 case Hexagon::STrih_shl_V4:
1565 return Hexagon::STrih_shl_nv_V4;
1567 case Hexagon::STriw_f:
1568 return Hexagon::STriw_nv_V4;
1570 case Hexagon::STriw_indexed_f:
1571 return Hexagon::STriw_indexed_nv_V4;
1573 case Hexagon::STriw_shl_V4:
1574 return Hexagon::STriw_shl_nv_V4;
1585 int NewOpcode = Hexagon::getPredNewOpcode(MI->getOpcode());
1592 case Hexagon::JMP_t:
1593 case Hexagon::JMP_f:
1596 case Hexagon::JMPR_t:
1597 return Hexagon::JMPR_tnew_tV3;
1599 case Hexagon::JMPR_f:
1600 return Hexagon::JMPR_fnew_tV3;
1602 case Hexagon::JMPret_t:
1603 return Hexagon::JMPret_tnew_tV3;
1605 case Hexagon::JMPret_f:
1606 return Hexagon::JMPret_fnew_tV3;
1610 case Hexagon::COMBINE_rr_cPt :
1611 return Hexagon::COMBINE_rr_cdnPt;
1612 case Hexagon::COMBINE_rr_cNotPt :
1613 return Hexagon::COMBINE_rr_cdnNotPt;
1731 case Hexagon::JMP_t:
1732 return taken ? Hexagon::JMP_tnew_t : Hexagon::JMP_tnew_nt;
1733 case Hexagon::JMP_f:
1734 return taken ? Hexagon::JMP_fnew_t : Hexagon::JMP_fnew_nt;
1794 if (Hexagon::getRegForm(MI->getOpcode()) >= 0)
1804 NonExtOpcode = Hexagon::getBasedWithImmOffset(MI->getOpcode());
1810 NonExtOpcode = Hexagon::getBaseWithRegOffset(MI->getOpcode());
1827 short NonExtOpcode = Hexagon::getRegForm(MI->getOpcode());
1835 return Hexagon::getBasedWithImmOffset(MI->getOpcode());
1837 return Hexagon::getBaseWithRegOffset(MI->getOpcode());
1846 return (Opcode == Hexagon::JMP_t) ||
1847 (Opcode == Hexagon::JMP_f) ||
1848 (Opcode == Hexagon::JMP_tnew_t) ||
1849 (Opcode == Hexagon::JMP_fnew_t) ||
1850 (Opcode == Hexagon::JMP_tnew_nt) ||
1851 (Opcode == Hexagon::JMP_fnew_nt);
1855 return (Opcode == Hexagon::JMP_f) ||
1856 (Opcode == Hexagon::JMP_fnew_t) ||
1857 (Opcode == Hexagon::JMP_fnew_nt);
