1 ; RUN: llc -mtriple=armv7-eabi -mcpu=cortex-a8 < %s 2 ; PR5412 3 4 %bar = type { %quad, float, float, [3 x %quuz*], [3 x %bar*], [2 x %bar*], [3 x i8], i8 } 5 %baz = type { %bar*, i32 } 6 %foo = type { i8, %quux, %quad, float, [64 x %quuz], [128 x %bar], i32, %baz, %baz } 7 %quad = type { [4 x float] } 8 %quux = type { [4 x %quuz*], [4 x float], i32 } 9 %quuz = type { %quad, %quad } 10 11 define arm_aapcs_vfpcc %bar* @aaa(%foo* nocapture %this, %quuz* %a, %quuz* %b, %quuz* %c, i8 zeroext %forced) { 12 entry: 13 br i1 undef, label %bb85, label %bb 14 15 bb: ; preds = %entry 16 br i1 undef, label %bb3.i, label %bb2.i 17 18 bb2.i: ; preds = %bb 19 br label %bb3.i 20 21 bb3.i: ; preds = %bb2.i, %bb 22 %0 = getelementptr inbounds %quuz, %quuz* %a, i32 0, i32 1, i32 0, i32 0 ; <float*> [#uses=0] 23 %1 = fsub float 0.000000e+00, undef ; <float> [#uses=1] 24 %2 = getelementptr inbounds %quuz, %quuz* %b, i32 0, i32 1, i32 0, i32 1 ; <float*> [#uses=2] 25 %3 = load float, float* %2, align 4 ; <float> [#uses=1] 26 %4 = getelementptr inbounds %quuz, %quuz* %a, i32 0, i32 1, i32 0, i32 1 ; <float*> [#uses=1] 27 %5 = fsub float %3, undef ; <float> [#uses=2] 28 %6 = getelementptr inbounds %quuz, %quuz* %b, i32 0, i32 1, i32 0, i32 2 ; <float*> [#uses=2] 29 %7 = load float, float* %6, align 4 ; <float> [#uses=1] 30 %8 = fsub float %7, undef ; <float> [#uses=1] 31 %9 = getelementptr inbounds %quuz, %quuz* %c, i32 0, i32 1, i32 0, i32 0 ; <float*> [#uses=2] 32 %10 = load float, float* %9, align 4 ; <float> [#uses=1] 33 %11 = fsub float %10, undef ; <float> [#uses=2] 34 %12 = getelementptr inbounds %quuz, %quuz* %c, i32 0, i32 1, i32 0, i32 1 ; <float*> [#uses=2] 35 %13 = load float, float* %12, align 4 ; <float> [#uses=1] 36 %14 = fsub float %13, undef ; <float> [#uses=1] 37 %15 = load float, float* undef, align 4 ; <float> [#uses=1] 38 %16 = fsub float %15, undef ; <float> [#uses=1] 39 %17 = fmul float %5, %16 ; <float> [#uses=1] 40 %18 = fsub float %17, 0.000000e+00 ; <float> [#uses=5] 41 %19 = fmul float %8, %11 ; <float> [#uses=1] 42 %20 = fsub float %19, undef ; <float> [#uses=3] 43 %21 = fmul float %1, %14 ; <float> [#uses=1] 44 %22 = fmul float %5, %11 ; <float> [#uses=1] 45 %23 = fsub float %21, %22 ; <float> [#uses=2] 46 store float %18, float* undef 47 %24 = getelementptr inbounds %bar, %bar* null, i32 0, i32 0, i32 0, i32 1 ; <float*> [#uses=2] 48 store float %20, float* %24 49 store float %23, float* undef 50 %25 = getelementptr inbounds %bar, %bar* null, i32 0, i32 0, i32 0, i32 3 ; <float*> [#uses=0] 51 %26 = fmul float %18, %18 ; <float> [#uses=1] 52 %27 = fadd float %26, undef ; <float> [#uses=1] 53 %28 = fadd float %27, undef ; <float> [#uses=1] 54 %29 = call arm_aapcs_vfpcc float @sqrtf(float %28) readnone ; <float> [#uses=1] 55 %30 = load float, float* null, align 4 ; <float> [#uses=2] 56 %31 = load float, float* %4, align 4 ; <float> [#uses=2] 57 %32 = load float, float* %2, align 4 ; <float> [#uses=2] 58 %33 = load float, float* null, align 4 ; <float> [#uses=3] 59 %34 = load float, float* %6, align 4 ; <float> [#uses=2] 60 %35 = fsub float %33, %34 ; <float> [#uses=2] 61 %36 = fmul float %20, %35 ; <float> [#uses=1] 62 %37 = fsub float %36, undef ; <float> [#uses=1] 63 %38 = fmul float %23, 0.000000e+00 ; <float> [#uses=1] 64 %39 = fmul float %18, %35 ; <float> [#uses=1] 65 %40 = fsub float %38, %39 ; <float> [#uses=1] 66 %41 = fmul float %18, 0.000000e+00 ; <float> [#uses=1] 67 %42 = fmul float %20, 0.000000e+00 ; <float> [#uses=1] 68 %43 = fsub float %41, %42 ; <float> [#uses=1] 69 %44 = fmul float 0.000000e+00, %37 ; <float> [#uses=1] 70 %45 = fmul float %31, %40 ; <float> [#uses=1] 71 %46 = fadd float %44, %45 ; <float> [#uses=1] 72 %47 = fmul float %33, %43 ; <float> [#uses=1] 73 %48 = fadd float %46, %47 ; <float> [#uses=2] 74 %49 = load float, float* %9, align 4 ; <float> [#uses=2] 75 %50 = fsub float %30, %49 ; <float> [#uses=1] 76 %51 = load float, float* %12, align 4 ; <float> [#uses=3] 77 %52 = fsub float %32, %51 ; <float> [#uses=2] 78 %53 = load float, float* undef, align 4 ; <float> [#uses=2] 79 %54 = load float, float* %24, align 4 ; <float> [#uses=2] 80 %55 = fmul float %54, undef ; <float> [#uses=1] 81 %56 = fmul float undef, %52 ; <float> [#uses=1] 82 %57 = fsub float %55, %56 ; <float> [#uses=1] 83 %58 = fmul float undef, %52 ; <float> [#uses=1] 84 %59 = fmul float %54, %50 ; <float> [#uses=1] 85 %60 = fsub float %58, %59 ; <float> [#uses=1] 86 %61 = fmul float %30, %57 ; <float> [#uses=1] 87 %62 = fmul float %32, 0.000000e+00 ; <float> [#uses=1] 88 %63 = fadd float %61, %62 ; <float> [#uses=1] 89 %64 = fmul float %34, %60 ; <float> [#uses=1] 90 %65 = fadd float %63, %64 ; <float> [#uses=2] 91 %66 = fcmp olt float %48, %65 ; <i1> [#uses=1] 92 %67 = fsub float %49, 0.000000e+00 ; <float> [#uses=1] 93 %68 = fsub float %51, %31 ; <float> [#uses=1] 94 %69 = fsub float %53, %33 ; <float> [#uses=1] 95 %70 = fmul float undef, %67 ; <float> [#uses=1] 96 %71 = load float, float* undef, align 4 ; <float> [#uses=2] 97 %72 = fmul float %71, %69 ; <float> [#uses=1] 98 %73 = fsub float %70, %72 ; <float> [#uses=1] 99 %74 = fmul float %71, %68 ; <float> [#uses=1] 100 %75 = fsub float %74, 0.000000e+00 ; <float> [#uses=1] 101 %76 = fmul float %51, %73 ; <float> [#uses=1] 102 %77 = fadd float undef, %76 ; <float> [#uses=1] 103 %78 = fmul float %53, %75 ; <float> [#uses=1] 104 %79 = fadd float %77, %78 ; <float> [#uses=1] 105 %80 = select i1 %66, float %48, float %65 ; <float> [#uses=1] 106 %81 = select i1 undef, float %80, float %79 ; <float> [#uses=1] 107 %iftmp.164.0 = select i1 undef, float %29, float 1.000000e+00 ; <float> [#uses=1] 108 %82 = fdiv float %81, %iftmp.164.0 ; <float> [#uses=1] 109 %iftmp.165.0 = select i1 undef, float %82, float 0.000000e+00 ; <float> [#uses=1] 110 store float %iftmp.165.0, float* undef, align 4 111 br i1 false, label %bb4.i97, label %ccc.exit98 112 113 bb4.i97: ; preds = %bb3.i 114 br label %ccc.exit98 115 116 ccc.exit98: ; preds = %bb4.i97, %bb3.i 117 ret %bar* null 118 119 bb85: ; preds = %entry 120 ret %bar* null 121 } 122 123 declare arm_aapcs_vfpcc float @sqrtf(float) readnone 124
