| /external/llvm/test/CodeGen/AMDGPU/ |
| llvm.AMDGPU.rsq.clamped.ll | 14 ; VI: v_mov_b32_e32 [[MINFLT:v[0-9]+]], 0xff7fffff
|
| local-atomics.ll | 8 ; GCN: v_mov_b32_e32 [[DATA:v[0-9]+]], 4
10 ; GCN: v_mov_b32_e32 [[VPTR:v[0-9]+]], [[SPTR]]
34 ; GCN: v_mov_b32_e32 [[DATA:v[0-9]+]], 4
36 ; GCN: v_mov_b32_e32 [[VPTR:v[0-9]+]], [[SPTR]]
73 ; GCN: v_mov_b32_e32 [[NEGONE:v[0-9]+]], -1
84 ; GCN: v_mov_b32_e32 [[NEGONE:v[0-9]+]], -1
131 ; GCN: v_mov_b32_e32 [[NEGONE:v[0-9]+]], -1
142 ; GCN: v_mov_b32_e32 [[NEGONE:v[0-9]+]], -1
309 ; GCN: v_mov_b32_e32 [[DATA:v[0-9]+]], 4
310 ; GCN: v_mov_b32_e32 [[VPTR:v[0-9]+]], [[SPTR]
[all...] |
| mulhu.ll | 4 ;CHECK: v_mov_b32_e32 v{{[0-9]+}}, 0xaaaaaaab
|
| operand-spacing.ll | 11 ; GCN: v_mov_b32_e32 [[VREGB:v[0-9]+]], [[SREGB]]
|
| fmaxnum.ll | 125 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 2.0
139 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 0x7fc00000
154 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 1.0
168 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 1.0
182 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 0
196 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 0
210 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 0x80000000
224 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 0x80000000
260 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 0x42c60000
272 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 0x42c6000
[all...] |
| fminnum.ll | 124 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 1.0
138 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 0x7fc00000
153 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 1.0
167 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 1.0
181 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 0
195 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 0
209 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 0x80000000
223 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 0x80000000
258 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 0x42c60000
270 ; SI: v_mov_b32_e32 [[REG:v[0-9]+]], 0x42c6000
[all...] |
| ds-sub-offset.ll | 11 ; GCN: v_mov_b32_e32 [[VAL:v[0-9]+]], 0x7b
26 ; GCN-DAG: v_mov_b32_e32 [[K:v[0-9]+]], 13
41 ; GCN-DAG: v_mov_b32_e32 [[K:v[0-9]+]], 13
56 ; GCN-DAG: v_mov_b32_e32 [[K:v[0-9]+]], 13
78 ; GCN-DAG: v_mov_b32_e32 [[K:v[0-9]+]], 13
|
| llvm.AMDGPU.bfe.u32.ll | 195 ; SI: v_mov_b32_e32 [[VREG:v[0-9]+]], 0
331 ; SI: v_mov_b32_e32 [[VREG:v[0-9]+]], 0
343 ; SI: v_mov_b32_e32 [[VREG:v[0-9]+]], 0
355 ; SI: v_mov_b32_e32 [[VREG:v[0-9]+]], 0
367 ; SI: v_mov_b32_e32 [[VREG:v[0-9]+]], 1
379 ; SI: v_mov_b32_e32 [[VREG:v[0-9]+]], -1
391 ; SI: v_mov_b32_e32 [[VREG:v[0-9]+]], 1
403 ; SI: v_mov_b32_e32 [[VREG:v[0-9]+]], 0x80
415 ; SI: v_mov_b32_e32 [[VREG:v[0-9]+]], 0x7f
427 ; SI: v_mov_b32_e32 [[VREG:v[0-9]+]],
[all...] |
| llvm.AMDGPU.div_fmas.ll | 17 ; GCN-DAG: v_mov_b32_e32 [[VC:v[0-9]+]], [[SC]]
18 ; GCN-DAG: v_mov_b32_e32 [[VB:v[0-9]+]], [[SB]]
19 ; GCN-DAG: v_mov_b32_e32 [[VA:v[0-9]+]], [[SA]]
32 ; SI-DAG: v_mov_b32_e32 [[VC:v[0-9]+]], [[SC]]
33 ; SI-DAG: v_mov_b32_e32 [[VB:v[0-9]+]], [[SB]]
46 ; SI-DAG: v_mov_b32_e32 [[VC:v[0-9]+]], [[SC]]
47 ; SI-DAG: v_mov_b32_e32 [[VA:v[0-9]+]], [[SA]]
60 ; SI-DAG: v_mov_b32_e32 [[VA:v[0-9]+]], [[SA]]
61 ; SI-DAG: v_mov_b32_e32 [[VB:v[0-9]+]], [[SB]]
|
| local-atomics64.ll | 33 ; GCN: v_mov_b32_e32 v[[LOVDATA:[0-9]+]], 9
34 ; GCN: v_mov_b32_e32 v[[HIVDATA:[0-9]+]], 0
37 ; GCN-DAG: v_mov_b32_e32 [[VPTR:v[0-9]+]], [[PTR]]
49 ; GCN: v_mov_b32_e32 v[[LOVDATA:[0-9]+]], -1
50 ; GCN: v_mov_b32_e32 v[[HIVDATA:[0-9]+]], -1
90 ; GCN: v_mov_b32_e32 v[[LOVDATA:[0-9]+]], -1
91 ; GCN: v_mov_b32_e32 v[[HIVDATA:[0-9]+]], -1
280 ; GCN: v_mov_b32_e32 v[[LOVDATA:[0-9]+]], 9
281 ; GCN: v_mov_b32_e32 v[[HIVDATA:[0-9]+]], 0
282 ; GCN: v_mov_b32_e32 [[VPTR:v[0-9]+]], [[PTR]
[all...] |
| llvm.AMDGPU.class.ll | 12 ; SI: v_mov_b32_e32 [[VB:v[0-9]+]], [[SB]]
27 ; SI: v_mov_b32_e32 [[VB:v[0-9]+]], [[SB]]
43 ; SI: v_mov_b32_e32 [[VB:v[0-9]+]], [[SB]]
59 ; SI: v_mov_b32_e32 [[VB:v[0-9]+]], [[SB]]
102 ; SI: v_mov_b32_e32 [[MASK:v[0-9]+]], 0x3ff{{$}}
116 ; SI: v_mov_b32_e32 [[MASK:v[0-9]+]], 0x1ff{{$}}
130 ; SI-DAG: v_mov_b32_e32 [[MASK:v[0-9]+]], 0x1ff{{$}}
168 ; SI-DAG: v_mov_b32_e32 [[VK:v[0-9]+]], 0x44800000
188 ; SI-DAG: v_mov_b32_e32 [[VB:v[0-9]+]], [[SB]]
203 ; SI-DAG: v_mov_b32_e32 [[VB:v[0-9]+]], [[SB]
[all...] |
| insert_vector_elt.ll | 14 ; v_mov_b32_e32
15 ; v_mov_b32_e32 [[CONSTREG:v[0-9]+]], 5.000000e+00
16 ; v_mov_b32_e32 v[[LOW_REG]], [[CONSTREG]]
53 ; SI: v_mov_b32_e32 [[CONST:v[0-9]+]], 0x40a00000
63 ; SI: v_mov_b32_e32 [[CONST:v[0-9]+]], 0x40a00000
209 ; SI-DAG: v_mov_b32_e32 [[ELT0:v[0-9]+]], 0{{$}}
211 ; SI: v_mov_b32_e32 v{{[0-9]+}}, s{{[0-9]+}}
212 ; SI: v_mov_b32_e32 v{{[0-9]+}}, s{{[0-9]+}}
213 ; SI: v_mov_b32_e32 v{{[0-9]+}}, s{{[0-9]+}}
214 ; SI: v_mov_b32_e32 v{{[0-9]+}}, s{{[0-9]+}
[all...] |
| fcopysign.f32.ll | 16 ; GCN-DAG: v_mov_b32_e32 [[VSIGN:v[0-9]+]], [[SSIGN]]
17 ; GCN-DAG: v_mov_b32_e32 [[VMAG:v[0-9]+]], [[SMAG]]
|
| llvm.AMDGPU.flbit.i32.ll | 9 ; SI: v_mov_b32_e32 [[VRESULT:v[0-9]+]], [[SRESULT]]
|
| zero_extend.ll | 10 ; SI: v_mov_b32_e32 v[[V_ZERO:[0-9]]], 0{{$}}
|
| merge-stores.ll | 71 ; SI-DAG: v_mov_b32_e32 v[[LO:[0-9]+]], 0x1c8
72 ; SI-DAG: v_mov_b32_e32 v[[HI:[0-9]+]], 0x7b
93 ; SI-DAG: v_mov_b32_e32 v[[VLO:[0-9]+]], 4.0
94 ; SI-DAG: v_mov_b32_e32 v[[VHI:[0-9]+]], 0x7b
105 ; GCN-DAG: v_mov_b32_e32 v[[HI:[0-9]+]], 0x14d{{$}}
106 ; GCN-DAG: v_mov_b32_e32 v{{[0-9]+}}, 0x1c8{{$}}
107 ; GCN-DAG: v_mov_b32_e32 v{{[0-9]+}}, 0x7b{{$}}
108 ; GCN-DAG: v_mov_b32_e32 v[[LO:[0-9]+]], 0x4d2{{$}}
523 ; GCN-DAG: v_mov_b32_e32 v[[LO:[0-9]+]], 0x1c8
524 ; GCN-DAG: v_mov_b32_e32 v[[HI:[0-9]+]], 0x7
[all...] |
| setcc-opt.ll | 131 ; GCN: v_mov_b32_e32 [[VB:v[0-9]+]], [[B]]
149 ; GCN: v_mov_b32_e32 [[VK255:v[0-9]+]], [[K255]]
197 ; GCN: v_mov_b32_e32 [[VK:v[0-9]+]], [[K]]
210 ; GCN: v_mov_b32_e32 [[RESULT:v[0-9]+]], 1{{$}}
221 ; GCN: v_mov_b32_e32 [[RESULT:v[0-9]+]], 1{{$}}
233 ; GCN: v_mov_b32_e32 [[RESULT:v[0-9]+]], 0{{$}}
|
| ctpop64.ll | 14 ; GCN: v_mov_b32_e32 [[VRESULT:v[0-9]+]], [[SRESULT]]
120 ; GCN-DAG: v_mov_b32_e32 v[[VLO:[0-9]+]], [[RESULT]]
121 ; GCN-DAG: v_mov_b32_e32 v[[VHI:[0-9]+]], s[[HIVAL]]
|
| flat-address-space.ll | 17 ; CHECK-DAG: v_mov_b32_e32 v[[DATA:[0-9]+]], s[[SDATA]]
18 ; CHECK-DAG: v_mov_b32_e32 v[[LO_VREG:[0-9]+]], s[[LO_SREG]]
19 ; CHECK-DAG: v_mov_b32_e32 v[[HI_VREG:[0-9]+]], s[[HI_SREG]]
|
| sign_extend.ll | 28 ; SI: v_mov_b32_e32 v[[HIREG:[0-9]+]], v[[LOREG]]
|
| trunc-cmp-constant.ll | 36 ; SI: v_mov_b32_e32 [[RESULT:v[0-9]+]], 0{{$}}
71 ; SI: v_mov_b32_e32 [[RESULT:v[0-9]+]], 0{{$}}
107 ; SI: v_mov_b32_e32 [[RESULT:v[0-9]+]], 1{{$}}
148 ; SI: v_mov_b32_e32 [[RESULT:v[0-9]+]], 1{{$}}
|
| fp-classify.ll | 11 ; SI: v_mov_b32_e32 [[MASK:v[0-9]+]], 0x204{{$}}
47 ; SI: v_mov_b32_e32 [[MASK:v[0-9]+]], 0x1f8{{$}}
|
| operand-folding.ll | 45 ; CHECK-DAG: v_mov_b32_e32 v[[VLO:[0-9]+]], [[LO]]
46 ; CHECK-DAG: v_mov_b32_e32 v[[VHI:[0-9]+]], [[HI]]
|
| shl_add_constant.ll | 62 ; SI: v_mov_b32_e32 [[VRESULT:v[0-9]+]], [[RESULT]]
78 ; SI: v_mov_b32_e32 [[VRESULT:v[0-9]+]], [[RESULT]]
|
| /external/mesa3d/src/gallium/drivers/radeon/ |
| SIInstrInfo.cpp | 48 BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
69 case AMDGPU::V_MOV_B32_e32:
|
